《时序逻辑VHDL设计.docx》由会员分享，可在线阅读，更多相关《时序逻辑VHDL设计.docx（8页珍藏版）》请在三一办公上搜索。
1、实验名称：实验6时序逻辑VHDL设计计数器 班级： 09电气2Z 学号： 09312213 姓名： 钱雷一、结合74160芯片的逻辑功能，对（1）中所设计的程序进行改进，用VHDL设计一个带有 高电平使能信号，低电平清零信号，低电平置数信号的十进制计数器。1. 实体框图CNT1UCLK Q3.URST CO LITLDEPD3.Uinst2. 程序设计 编译前的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT10 isport(CLK,RST,LD,EP,ET:in std
2、_logic;D:in std_logic_vector(3 downto 0);Q:out std_logic_vector(3 downto 0);CO:out std_logic);end CNT10;architecture behav of CNT10 isbeginprocess(CLK,RST,LD,EP,ET)variable QI:std_logic_vector(3 downto 0);beginif RST=0 then QI: = (others=0);elsif CLKEVENT and CLK=1 thenif LD=0 then QI:=D;elsif EP=1
3、and ET=1 thenif QI0);end if;end if;if QI=9 then CO=1;else CO=0;end if;Q0);elsif CLKEVENT and CLK=1 thenif LD= 0 then QI:=D;elsif EP=1, and ET=1 then if QI0);endif;endif;endif;Iodine10.6 nsB 0B 0B 0000B 0B 0B 0B 0B 1B 1B 1B 0000B 0B 0B 0B 0B 0if QI=9 then CO=1;else CO=0;end if;Q=QI;end process;end be
4、hav;3. 仿真波形图10.6 ns | | Pointer:85.35 usInterval:85.34 usStart:IEnd:IMaster Time Bar:Value at10.6 ns61.44 ue 71.68 us 81.92 us 92.16 ue：i ps 10.24 ue 20. 48 ue 30.72 us 40.96 ue 51.2 ue=iiiiiCLKCO 国IIII ID DEI D2 D3 EF ET Lil国QQuMl Q2 Q3 EST4.仿真波形分析 输入端D0D3是输入置数端，EP, ET是使能端，并且高电平有效，LD是置数控制端口，低 电平有效，
5、RST是清零端，低电平有效。在CKL脉冲下，当RST为低电平时，Q清零；当LD 为高电平的时候，Q实现十进制数计数功能；当LD为低电平时，实现置数功能，Q=D。二、76进制的BCD码的VHDL设计1. 实体框图2. 程序设计正确的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CDU_76 isport(CLK:in std_logic;Q:out std_logic_vector(7 downto 0);end entity CDU_76;architecture AAA of
6、 CDU_76 issignal COUT2,COUT1:std_logic_vector(3 downto 0);beginprocess(CLK)beginif(CLKevent and CLK=1) thenif(COUT2=7 and COUT1=5) then COUT2=0000；COUT1=0000;elsif(COUT1=9) then COUT2=COUT2+1;COUT1=0000；else COUT2=COUT2;COUT1=COUT1+1;end if;end if;end process;Q=COUT2&COUT1;end architecture AAA;3. 仿真
7、波形图Master Time Bar:19.975 ns 式 |Pointer: 142.45 ns Interval:122.43 ns Start: 0 ps100.0 usV：ilue19.98匚LK日1-QT-Q6-Q5-Q4日2-Q3-Q2-Ql-Q0_WTLnLnLrLOLnwLrmKmnirLnMMmmnnMTLninirLrmjmoX!2X 3；0 ps 10.24 us 20.48 us 30.72 us 40.96 us 51.2 us 61.44 us 71.68 us 81.92 us 92. 16 us iiiiiiiii19.975 nsEnd:4. 仿真波形分析输
8、入脉冲信号CLK，然后进行76进制的BCD码计数，BCD码是四位二进制数，所以76分成高 四位和低四位。76进制计数有075这76个状态。当个位数计数到9时向高位进位，个 位清零，其余情况十位不变，个位计数。三、156进制的BCD码的VHDL设计1.实体框图2.程序设计编译前的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CDU_76 isport(CLK:in std_logic;Q:out std_logic_vector(7 downto 0);end entity CD
9、U_76;architecture AAA of CDU_76 issignal COUT2,COUT1:std logic vector(3 downto 0);beginprocess(CLK)beginif(CLKevent and CLK=1) thenif(COUT2=7 and COUT1=5) then COUT2=0000；COUT1=0000;elsif(COUT1=9) then COUT2=COUT2+1;COUT1=0000；else COUT2=COUT2;COUT1=COUT1+1;end if;end if;end process;Q=COUT2&COUT1;en
10、d architecture AAA;程序编译错误情况Error (10S00): VHDL syntax error at: CDU lS6.vhd(4) near lexi entitxy”; expecting entily, or archiieciure, or use, or library”, or package”, or configuraiionInfo: Found 0 design, units, including 0 entities, in source file CDU_156.vhdError: Quartus II Analysis & Synthesis
11、was unsuccessful. 1 error, 0 warningsError: Quartus II Full Compilation was unsuccessful. 1 error, 0 warnings正确的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CDU_156 isport(CLK:in std_logic;Q:out std_logic_vector(11 downto 0);end entity CDU_156;architecture AAA of
12、 CDU_156 issignal COUT3,COUT2,COUT1:std_logic_vector(3 downto 0);beginprocess(CLK)beginif(CLKevent and CLK=1) thenif(COUT3=1 and COUT2=5 and COUT1=5) thenCOUT3=0000；COUT2=0000；COUT1=0000；else if(COUT1=9 and COUT2=9) then COUT3=COUT3+1;COUT1=0000；COUT2=0000;else if(COUT1=9) then COUT2=COUT2+1;COUT1=0
13、000；COUT3=COUT3;else COUT3=COUT3;COUT2=COUT2;COUT1=COUT1+1;end if;end if;end if;end if;end process;Q=COUT3&COUT2&COUT1;end architecture AAA;3.仿真波形图00000000COl-ITlMaster Time Bar:19.15 nsPointer:5.76 usInterval:5.74 usStart:100.0 usNani日 C0UT3-QU-Q10-Q919.15 19-15 nsLQ8曰 C0UT2-Q7-Q6-Q5LQ4-Q3-Q2-MlLQ010.24 usi20.48 usi30.72 usi40.96 usi51.2 usi61.44 usi92.16 usi00014. 仿真波形分析输入脉冲信号CLK，然后进行156进制的BCD码计数，BCD码是四位二进制数，所以156分成 高四位、中四位和低四位。156进制计数有0155这156个状态。当个位数计数到9时并 且中四位也计数到9时，向高位进位，个位清零，十位清零；当个位计数到9时，向中位进 数，个位清零；其余情况百位不变，十位不变，个位计数。
