《福大数字电路第6章时序逻辑电路.ppt》由会员分享，可在线阅读，更多相关《福大数字电路第6章时序逻辑电路.ppt（118页珍藏版）》请在三一办公上搜索。
1、第6章 时序逻辑电路,第6章 时序逻辑电路,6.1 概述6.2 时序逻辑电路的分析方法6.3 若干常见的时序逻辑电路6.4 时序逻辑电路的设计方法6.5 时序逻辑电路中的竞争冒险现象,6.1 概述,一、时序逻辑电路的特点,1、功能特点：,2、结构特点：,任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。,存储器状态和输入变量共同决定输出,包含存储电路和组合电路,串行加法器,二、结构框图和功能描述,非必需,必需,功能描述,1、输出方程,YFX，Q,2、驱动方程,ZGX，Q,3、状态方程,Q*HZ，Q,三、时序电路的分类,1、按触发器的动作特点分,2、按输出信号的特点分,所有触发器在同
2、一CLK操作下同时发生,触发器变化不同时,Y=FX，Q,Y=FQ,没有输入信号,6.2 时序逻辑电路的分析方法,6.2.1 同步时序电路的分析方法6.2.2 时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图*6.2.3 异步时序电路的分析方法,6.2.1 同步时序电路的分析方法,分析目的：时序电路 逻辑功能(Y,Q*),三个方程,分析步骤：,状态转换表,状态图或时序图,驱动方程 状态方程输出方程,?,例6.2.1,=1,同步、Moore型,驱动方程,状态方程,输出方程,6.2.2 时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图,一、状态转换表,Y,Q*与X,Q的关系,设初
3、态：,001，,以001为初态，计算次态：,再以010为初态，计算次态：,如此循环得到状态转换表,Y0,Y0,Y0,一、状态转换表,无效状态,对CLK计数，七进制计数器,进位输出,二、状态转换图,斜线状态转换的X、Y,圆圈电路的状态,箭头状态转换的方向,一定要标出,无关项,逻辑功能：7进制加法计数器,三、状态机流程图（SM图）,自学,四、时序图（波形图）,进位在下降沿,1,2,3,4,4,5,6,7,例6.2.3,驱动方程,状态方程,输出方程,状态转换表,状态转换图,逻辑功能：可控4进制计数器,回顾：同步时序电路的分析方法,分析目的：时序电路 逻辑功能(Y,Q*),三个方程,分析步骤：,状态转
4、换表,状态图或时序图,驱动方程 状态方程输出方程,*6.2.3 异步时序电路的分析方法,自学，要求要看懂，与后面内容有关。,6.3 若干常见的时序逻辑电路,6.3.1 寄存器和移位寄存器 6.3.2 计数器*6.3.3 顺序脉冲发生器*6.3.4 序列信号发生器,6.3.1 寄存器和移位寄存器,一、寄存器（Register）,1、功能：,用于存储一组二值代码的电路；,一个触发器存储一位二值信号;N个触发器组成的N位寄存器，存储N位二值信号。,2、实现：,只要求有置1和置0功能的触发器,（D、RS、JK）,3、74LS75,（1）电路：,（2）动作特点：,电平触发器构成的4位寄存器,CLK1，Q
5、随D的变而变，CLK0，Q保持,4、74HC175,（1）电路：,（2）动作特点：,边沿触发器构成的4位寄存器,异步置0功能,（3）功能：,（4）结构：,寄存、异步置0,并行输入、并行输出,二、移位寄存器（Shift Register）,1、功能：,2、用途：,存储代码,移位功能寄存器里存储的代码能够在移位脉冲的作用下依次左移或右移。,寄存代码 数据的串行并行转换 数值运算 数据处理等,3、电路结构右移,DI1011,Q3输出，总需要多少时钟？,7,4、双向移位寄存器74LS194A,（1）图形符号,右移输入端,左移输入端,异步置0端,（2）74LS194A的电路,（3）74LS194A的逻辑
6、功能,（4）74LS194A的应用功能扩展,右移输入端,左移输入端,例6.3.1,Y8M2N,6.3.2 计数器,1、功能：,对时钟CLK进行计数,分频、定时、产生节拍脉冲和数值运算,2、分类：,（4）按计数容量分：,（3）按编码方式分：,（2）按数字增减分：,（1）按触发器是否同时翻转分：,6.3.2 计数器,一、同步计数器,二、异步计数器,三、任意进制计数器的构成方法,四、移位寄存器型计数器,一、同步计数器,1、同步二进制计数器,（1）4位加法计数器,总结：二进制数末位加1，若第i位的低位全为1时，则第i位和所有的低位都要变。,状态保持,原理,电路,触发器的选择,T触发器,驱动方程,状态方
7、程,电路控制T型,电路控制CLK型,图见课本P283，图6.3.14,状态表,状态图,一定要标出,时序图,计数器容量2n-1,MSI74161（置数、保持、计数、置0）,同步置数端,异步置0端,进位输出,74161电路,EP、ET状态控制端,异步置0端,同步置数端,优先权递减,74161功能,（2）同步二进制减法器4位减法,原理：,总结：二进制数末位减1，若第i位的低位全为0时，则第i位和所有的低位都要变。,状态保持,见P284图6.3.15,（3）可逆计数器,单时钟，同步74LS191,双时钟，异步74LS193,方法：,（3）可逆计数器74LS191,异步置数,2、同步十进制计数器,电路：
8、在同步二进制计数器的基础上修改而得。,（1）十进制加法计数器,能自启动,状态图,MSI74160,74160与74161功能相同，但74160是十进制，逢十进一，CQ3Q0。,（2）十进制减法计数器,电路：在同步二进制计数器的基础上修改而得。,状态图,能自启动,（3）十进制可逆计数器74LS190,功能与74LS191相同，但74LS190是十进制。,单时钟74LS190，74LS168，CC4510,双时钟74LS192，CC40192,二、异步计数器,异步：,1、异步二进制计数器,二进制加法：采用从低位向高位逐位进位的方式工作。,各个触发器不是同步翻转的。,（2）二进制加法计数器,问：若用
9、上升沿触发器，该如何接？,Q接CLK,（3）二进制减法计数器,问：若用上升沿触发器，该如何接？,Q接CLK,（4）常用MSI,4位：74LS293，74LS393，74HC393 7位：CC4024 12位：74HC4040 14位：74HC4020,2、异步十进制计数器,（1）思路：,在异步二进制计数器基础上修改而得。,跳过1010到1111六个状态,（2）74LS290,异步置9端,异步置0端,双时钟,工作频率低,存在竞争-冒险,优点：电路简单,缺点：,（2）74LS290,二进制,五进制,十进制,二五十异步计数器,74LS290功能总结：,二进制,五进制,十进制,R0AR0B,S9AS9
10、B,控制端：,功能：,CLK0输入，Q0输出,CLK1输入，Q3Q2Q1输出,CLK0输入，Q0接CLK1，Q3Q2Q1Q0输出,R0AR0B1时，Q3Q2Q1Q00000,S9AS9B1时，Q3Q2Q1Q01001,常用集成计数器,三、任意进制计数器的构成方法,方案：,问题：,常见的只有：10进制、16进制、7进制、12进制、14进制计数器。,任意进制计数器怎么办？,将现有的计数器通过外接线路来实现。,设 N已有的N进制计数器 M需要的M进制计数器，将有两种可能：,1、MN,思路：,在N进制计数循环中设法跳越NM个状态,方法：,同步置0,异步置0,异步置数,同步置数,例6.3.2 用7416
11、0构成同步6进制计数器,异步置0法,例6.3.2 用74160构成同步6进制计数器,异步置0法,缺点：可靠性差,改进：,同步置数法,置0000,同步置数法,置1001,1,2、MN,思路：,连接方式:,按前面的方法接成N1和N2两个计数器,（1）MN1 N2,低位进位控制高位的工作状态控制信号（EP、ET）,低位进位控制高位的CLK,例6.3.3 用74160构成100进制计数器,并行进位方式,控制ET、EP,例6.3.3 用74160构成100进制计数器,串行进位方式,控制CLK,（2）M是素数,思路：,连接方式:,先用2个N计数器接成大于M的N2进制计数器,同于MN的情况,例6.3.4 用
12、74160构成29进制计数器,整体置0方式,S290010 1001,例6.3.4 用74160构成29进制计数器,整体置数方式,S280010 1000,（设置成0000 0000）,例 用74161构成29进制计数器,整体置0方式,整体置数方式,S290001 1101,S280001 1100,例 用74LS290构成29进制计数器,S290010 1001,CLK,四、移位寄存器型计数器,1、环形计数器,设初态Q0Q1Q2Q31000，在CLK信号下，状态按1000,相当于4进制计数器N4n;n表触发器个数,1、环形计数器,特点：,状态利用率低,电路简单,不能自启动,2、扭环形计数器,
13、2、扭环形计数器,特点：,不会产生竞争冒险现象,N2n,不能自启动,能自启动,1,1,见P308图6.3.49,用74LS194A接成计数器,环形Nn,非门扭环形N2n,n触发器Q的个数,与非门扭环形N2n1,*6.3.3 顺序脉冲发生器,计数器译码器,*6.3.4 序列信号发生器,发生的序列：00010111,计数器MUX,6.4 时序逻辑电路的设计方法,6.4.1 同步时序逻辑电路的设计方法*6.4.2 时序逻辑电路的自启动设计*6.4.3 异步时序逻辑电路的设计方法*6.4.4 复杂时序逻辑电路的设计,6.4.1 同步时序逻辑电路的设计方法,设计目的：时序电路 逻辑功能(Y,Q*),设计
14、步骤：,状态方程驱动方程 输出方程,?,设计步骤：,一、逻辑抽象得到状态图或状态表,1、分析逻辑问题，确定输入变量X、输出变量Y以及状态数S；,原因（条件）输入变量结果输出变量,2、定义输入输出变量及电路状态的含意，并将电路状态顺序编号Si；,3、按题意列出电路的状态表或状态图。,二、状态化简,1、等价状态,2、等价状态的可以合并为一个，得到M个状态。,三、状态分配（状态编码）,时序电路的状态用触发器状态的不同组合表示的。,1、确定触发器的数目n；,2、给Si规定对应的触发器状态组合,同输入同输出同次态,四、确定触发器类型,求出电路的状态方程、驱动方程和输出方程,五、根据方程式画出逻辑图,六、
15、检查电路能否自启动,1、预置数预置一个有效状态2、修改逻辑设计,若不能自启动，采用：,设计步骤总结：,方程式,逻辑图,触发器和门电路的个数最少，输入端最少；,MSI个数最少，种类最少，连线最少,例6.4.1：设计一个带有进位输出的13进制计数器,逻辑抽象,A、无输入信号；B、有进位输出信号；C、13进制有13个状态。,C=1有进位，C0没有进位。,S0、S1、S12表示13个状态,已经最简,状态分配,A、确定触发器的数目n；,n=4,B、取0000到1100表示S0、S12,状态表,三个方程,多余状态,次态卡诺图,A、状态方程,选择JK触发器,根据,总结：画圈原则必须包含初态的互反变量,A、状
16、态方程,B、驱动方程,C、输出方程,逻辑图,检查自启动,能自启动,例6.4.2：,设计一个111序列检测器。当连续输入3个或3个以上的1时输出为1，否则为0。,逻辑抽象,A、输入信号X；B、有输出信号Y；C、状态：,S0表示没有输入1以前的状态，S1 表示输入1个1以后的状态，S2 表示连续输入2个1以后的状态，S3 表示连续输入3个或3个以上1以后的状态。,逻辑抽象状态表,初态,次态,逻辑抽象状态图,状态等价同输入同输出同次态,隐含表判断法,X,X,X,X,X,状态化简,状态分配,A、确定触发器的数目n；,n=2,B、取00、01和10表示S0、S1、S2,三个方程,A、状态方程,B、驱动方
17、程,C、输出方程,逻辑图,检查自启动,能自启动,例6.4.3：,设计一个自动售饮料机的逻辑电路。要求：它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角钱后机器自动给出一杯饮料，投入两枚一元硬币后，在给出饮料的同时找回一枚五角的硬币。,逻辑抽象,A、输入,B、输出,A1为投入一枚一元硬币，A0不投；,B1为投入一枚五角硬币，B0 不投。,Y1给出饮料，Y0不给；,Z1找回五角，Z0不找。,C、状态：,S0表示未投币以前的状态S1 表示投入1个五角硬币以后的状态S2 表示投入1个一元或2个五角硬币以后的状态,逻辑抽象状态图,次态卡诺图,6.5 时序逻辑电路中的竞争冒险现象,来源：组合电路竞
18、争冒险不影响稳态输出存储电路竞争冒险可能引起触发器的误动作触发器的竞争冒险竞争当输入信号和CLK同时改变，而且途经不同途径到达同一触发器时，称为竞争；冒险因竞争而导致触发器误动作的现象。,例6.5.1：,当FF3的CLK3的变化迟于JK输入变化时，无冒险现象，为8进制计数器；,当FF3的CLK3的变化先于JK输入变化时，产生冒险现象，为4进制计数器。,可能竞争,解决方案,8进制,4进制,总结：,异步时序电路会发生竞争冒险现象；规模小的同步时序电路不会产生竞争冒险现象；规模大的同步时序电路可能产生竞争冒险现象。当CLK经过不同门电路时可能产生竞争冒险现象,例6.5.3：,移位寄存器,存在误动作,CLK2迟于CLK1,改进措施:,使FF13早于FF12触发,加反相器,接入延迟电容,作业：P346354,6.2，6.106.12，6.14，6.15，6.18，6.196.30(选做)，6.31，6.35,
