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1、4.6 用 VerilogHDL 描述组合逻辑电路,组合逻辑电路的门级建模,组合逻辑电路的数据流建模,组合逻辑电路的行为级建模,用VerilogHDL描述组合逻辑电路有三种不同抽象级别：,VerilogHDL描述的电路是该电路的VerilogHDL模型。,4.6.1 组合逻辑电路的门级建模,门级建模:将逻辑电路图用HDL规定的文本语言表示出来。即调用Verilog语言中内置的基本门级元件描述逻辑图中的元件以及元件之间的连接关系。,基本门级元件模型,多输入门,多输出门,三态门,Verilog 基本门级元件,Verilog 基本门级元件,1、多输入门,只允许有一个输出，但可以有多个输入。,and
2、A1（out，in1，in2，in3）；,X-不确定状态,Z-高阻态,2、多输出门,允许有多个输出，但只有一个输入。,not N1（out1，out2，in）；,buf B1（out1，out2，in）；,2、多输出门,允许有多个输出，但只有一个输入。,not N1（out1，out2，in）；,buf B1（out1，out2，in）；,3、三态门,有一个输出、一个数据输入和一个输入控制。如果输入控制信号无效，则三态门的输出为高阻态z。,4、设计举例,/Gate-level description of a 2-to-4-line decoder module _2to4decoder(A1
3、,A0,E,Y);input A,B,E;output 3:0Y;wire A1not,A0not,Enot;not n1(A1not,A1),n2(A0not,A0),n3(Enot,E);nand n4(Y0,A1not,A0not,Enot),n5(Y1,A1not,A0,Enot),n6(Y2,A1,A0not,Enot),n7(Y3,A1,A0,Enot);endmodule,试用Verilog语言的门级元件描述2线-4线译码器.,4、设计举例,/Gate-level description of a 2-to-4-line decoder module _2to4decoder(A
4、1,A0,E,Y);input A,B,E;output 3:0Y;wire A1not,A0not,Enot;not n1(A1not,A1),n2(A0not,A0),n3(Enot,E);nand n4(Y0,A1not,A0not,Enot),n5(Y1,A1not,A0,Enot),n6(Y2,A1,A0not,Enot),n7(Y3,A1,A0,Enot);endmodule,试用Verilog语言的门级元件描述2线-4线译码器.,例2 用Verilog的门级元件进行描述由三态门构成的2选1数据选择器。,/Gate-level description of a 2-to-1-lin
5、e multiplexer module _2to1muxtri(A,B,SEL,L);input A,B,SEL output L;tri L;bufif1(L,B,SEL);bufif0(L,A,SEL);endmodule,5、分层次的电路设计方法简介,4位全加器的层次结构框图,分层次的电路设计:在电路设计中，将两个或多个模块组合起来描述电路逻辑功能的设计方法。,设计方法：自顶向下和自底向上两种常用的设计方法,module halfadder(S,C,A,B);input A,B;output S,C;/Instantiate primitive gates xor(S,A,B);and
6、(C,A,B);endmodule,/Gate-level hierarchical description of 4-bit adder/Description of half adder,/Description of 1-bit full addermodule fulladder(S,CO,A,B,CI);input A,B,CI;output S,CO;wire S1,D1,D2;/内部节点信号/Instantiate the halfadder halfadder HA1(S1,D1,A,B);halfadder HA2(S,D2,S1,CI);or g1(CO,D2,D1);en
7、dmodule,/Description of 4-bit full addermodule _4bit_adder(S,C3,A,B,C_1);input 3:0 A,B;input C_1;output 3:0 S;output C3;wire C0,C1,C2;/内部进位信号/Instantiate the fulladder fulladder FA0(S0,C0,A0,B0,C_1),FA1(S1,C1,A1,B1,C0),FA2(S2,C2,A2,B2,C1),FA3(S3,C3,A3,B3,C2);endmodule,4.6.2 组合逻辑电路的数据流建模,数据流建模能在较高的抽象
8、级别描述电路的逻辑功能。通过逻辑综合软件，能够自动地将数据流描述转换成为门级电路。,Verilog HDL的运算符,位运算符与缩位运算的比较,A：4b1010、B：4b1111，,对同一个操作数的重复拼接还可以双重大括号构成的运算符例如4A=4b1111，2A,2B,C=8b11101000。,作用是将两个或多个信号的某些位拼接起来成为一个新的操作数，进行运算操作。,位拼接运算符,设A=1b1，B=2b10，C=2b00,则B,C4b1000A,B1,C03b110A,B,C,3b101=8b11000101。,一般用法：condition_expr?expr1:expr2;,条件运算符,是三
9、目运算符，运算时根据条件表达式的值选择表达式。,首先计算第一个操作数condition_expr的值，如果结果为逻辑1，则选择第二个操作数expr1的值作为结果返回，结果为逻辑0，选择第三个操作数expr2的值作为结果返回。,2、数据流建模举例,连续赋值语句的执行过程是：只要逻辑表达式右边变量的逻辑值发生变化，则等式右边表达式的值会立即被计算出来并赋给左边的变量。,注意，在assign语句中，左边变量的数据类型必须是wire型。,数据流建模使用的基本语句是连续赋值语句assign，该语句用于对wire型变量进行赋值，它由关键词assign开始，后面跟着由操作数和运算符组成的逻辑表达式。,2选1
10、数据选择器的连续赋值描述是：wire A,B,SEL,L;/声明4个连线型变量assign L=(A/连续赋值,/Dataflow description of a 2-to-4-line decoder，module decoder_df(A1,A0,E,Y);input A1,A0,E;output 3:0 Y;assign Y0=(A1 endmodule,/Dataflow description of 2-to-1-line multiplexermodule mux2x1_df(A,B,SEL,L);input A,B,SEL;output L;assign L=SEL?A:B;e
11、ndmodule,用条件运算符描述了一个2选1的数据选择器。,在连续赋值语句中，如果SEL1，则输出LA；否则LB。,组合逻辑电路的行为级建模,行为级建模就是描述数字逻辑电路的功能和算法。一般使用always结构，后面跟着一系列过程赋值语句，给reg类型的变量赋值。,if(condition_expr1)true_statement1;else if(condition_expr2)true_statement2;else if(condition_expr3)true_statement3;else default_statement;,1、条件语句（if语句）条件语句就是根据判断条件是否成
12、立，确定下一步的运算。,if(condition_expr)true_statement;,if(condition_expr)true_statement;else fale_ statement;,Verilog语言中有3种形式的if语句：,if后面的条件表达式一般为逻辑表达式或关系表达式。执行if语句时，首先计算表达式的值，若结果为0、x或z，按“假”处理；若结果为1，按“真”处理，并执行相应的语句。,是一种多分支条件选择语句，一般形式如下：case(case_expr)item_expr1:statement1;item_expr2:statement2;default:default
13、_statement;/default语句可以省略,2、多路分支语句（case语句）,/Behavioral description of 2-to-1-line multiplexermodule mux2to1_bh(A,B,SEL,L);input A,B,SEL;output L;reg L;/define register variable always(SEL or A or B)if(SEL=1)L=b;/也可以写成 if(SEL)L=B;else L=A;endmodule,例,/Behavioral description of 4-to-1-line multiplexermodule mux4to1_bh(A,SEL,E,L);input 3:0 A;input 1:0 SEL;output L;reg L;always(A or SEL or E)beginif(E=1)L=0;elsecase(SEL)2d0:L=A0;2d1:L=A1;2d2:L=A2;2d3:L=A3;endcase endendmodule,
