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1、存储器和存储系统,苗付友Dept.of Computer Sci.&Tech.,USTC,第五章,2009.9,2/63,主要内容,5.1 存储器概念和分类 RAM的种类 ROM的种类 5.2 RAM 结构 存储体外围电路地址译码方式 5.3 8086系统的存储器组织 8086CPU的存储器接口8086CPU与存储器系统的连接,2009.9,3/63,5-1 半导体存储器分类,2009.9,4/63,1RAM的种类,(1)双极型RAM(2)MOS型RAM 静态RAM 动态RAM,2009.9,5/63,1)双极型RAM,存储速度高对于射极耦合逻辑(ECL)电路，可达到10ns，对于肖特基(Sc
2、hottky)TTL逻辑电路，可到达25ns。集成度与MOS相比较低；功耗大，成本高。以晶体管的触发器作为基本存储电路，故所用晶体管数目多。主要应用于速度要求较高的位片式微型机中。,2009.9,6/63,2)MOS RAM,(1)SRAM(静态RAM)(2)DRAM(动态RAM),2009.9,7/63,(1)SRAM(静态RAM),a由6管构成的触发器作为基本存储电路，集成度介于双极型和动态RAM之间。b无需刷新，故可省去刷新电路，功耗比双极型低，但比动态RAM高。c可以用电池做后备电源，因而不需刷新逻辑电路(RAM中一个最大的问题就是：一旦RAM掉电，其存储的信息便会丢失。这就要求当交流
3、电源掉电时，能够自动切换到一个用电池供电的低压后备电源，以此来保持RAM中的信息)d较高的集成度。,2009.9,8/63,(2)DRAM(动态RAM),a基本存储电路由单管线路组成(靠电容存储电荷)；b需要刷新电路，典型要求是每隔2毫秒刷新一遍;c较高的集成度，比SRAM的集成度高；,2009.9,9/63,(3)Non Volatile RAM,非易失性RAM或掉电自保护RAM，即NVRAM(Non Volatile RAM),这种RAM由SRAM加E2PROM共同构成，正常运行时和SRAM一样，但是它在掉电时和电源有故障的瞬间，将SRAM的信息保存到E2PROM中，从而信息就不会丢失。,
4、2009.9,10/63,2.只读存储器ROM,掩膜ROM 可编程的只读存储器PROM(Programmable ROM)可擦除的EPROM(Erasable PROM)电可擦除的PROM 快速擦写存储器Flash Memory,2009.9,11/63,1).掩膜ROM,是由生产过程中的一道掩膜工艺决定其中的信息，半导体厂家按照固定的线路制造的，一旦制造好后，其中的信息只能读而不能改变。,2009.9,12/63,2).可编程的只读存储器PROM,可以在特殊条件下编程的只读存储器。制造厂家生产的PROM在出厂时，各个单元都处于相同状态，用户根据需要在专用的设备上写入自己需要的信息，但是只能写
5、一次。它适合小批量生产。它比掩膜ROM的集成度低，价格较贵。,2009.9,13/63,3)可擦除的EPROM,可以根据需要重写，同时也可以把写上的内容擦去，且能改写多次。写的速度慢，还需要额外的条件，即在修改时，要将它从电路上取下来，并用紫外线制作的擦抹器照射20分钟左右，使存储器复原。即使要改写其中已经写入的一位，也必须把整个内容全部擦去。EPROM是目前应用较广泛的一种ROM芯片。,2009.9,14/63,4).电可擦除的PROM,简称为EEPROM或E2PROM(Electrically Erasable PROM)：能以字节为单位擦除和改写，且不需要把芯片拔下来插入编程器编程，在用
6、户系统中就可以直接操作。随着技术的进步，E2PROM的擦写速度不断加快，可作为非易失性RAM使用。,2009.9,15/63,5)快速擦写存储器Flash Memory,又称快闪存储器；可以整体电擦除；是完全非易失性半导体存储器，可代替EEPROM。,2009.9,16/63,FlashMemory阅读材料FlashMemory介绍FlashMemory的标准物理结构，称之为基本位（cell），其特色为一般MOS的闸极（Gate）和信道的间隔为氧化层之绝缘（gateoxide），而FlashMemory在控制闸（Controlgate）与信道间却多了一层物质，称之为浮闸（floatinggat
7、e）。拜多了这层浮闸之赐，使得FlashMemory可以完成三种基本操作模式，亦即读（一个byte或word）、写（一个byte或word）、抹除（一个或多个内存空间），就算在不提供电源给内存的环境下，也能透过此浮闸，来保存资料的完整性。由于浮闸的物理特性与结构，使得当浮闸被注入负电子时，此一cell就由数字”1”被写成”0”，相对的，当负电子从浮闸中移走后，此一cell就由数字”0”变成”1”，此过程称之为抹除。目前产业界有许多将负电子注入浮闸或移除技术的探讨，其中热电子注入法（hot-electroninjection），是当源极（source）接地，控制闸的电压大于汲极（Drain）的电
8、压时，浮闸与信道间氧化层的能量带会变得很狭隘，因此在信道中的负电子会被加速自信道上跳到浮闸中，进而完成写的动作。同样的原理可以运用在抹除的功能上，当控制闸接地且source接至一个高压时，浮闸上的负电子将会自浮闸中拉至source，进而完成抹除的动作。FlashMemory就是透过这种负电子存放或移除于浮闸的原理，使得本身具有重复读写的特性。Flash的种类：根据内存晶体管设计架构之不同可分为CellType以及OperationType两种，CellType又可分为Self-AlignedGate（StackGate）以及Splitgate两种，前者以Intel为代表，后者则被Toshiba
9、、SST（硅碟）等厂商所采用；至于OperationType，依据功能别又可区分为CodeFlash（储存程序代码）以及DataFlash（储存一般资料），CodeFlash动作方式有NOR及DINOR两种，而DataFlash动作方式则有NAND及AND两种，其中CodeFlash主要以NOR型为主，储存系统程序代码及小量资料，多半应用于PC、通讯行动电话、PDA、STB等产品上；而DataFlash则是以NAND型为主，用于储存大量资料，主要应用范围包括DSC、MP3等所需要的各式规格的小型记忆卡。1、FLASH是某公司起的一个名字，代表的意思是快速读写的意思。而EEPROM是电可擦定的意
10、思，FLASHMEMORY也可叫EEPROM，亦可说FLASH属于EEPROM类的ROM。2、FLASH不能字节擦除，只能块擦除。3、有的FLASH写的电压不是5V是12V或14VEEPROM是5V读写 http:/Flash终于撑起半边天,2009.9,17/63,3选择存储器件的考虑因素,易失性只读性位容量功耗速度价格可靠性,2009.9,18/63,5-2 RAM,静态RAM基本存储电路单元(六管静态存储电路)静态RAM的结构静态RAM芯片实例动态RAM动态RAM的存储单元(单管动态存储电路)动态RAM实例几种新型RAM,2009.9,19/63,1.静态RAM,基本存储电路单元(六管静
11、态存储电路),2009.9,20/63,SRAM六管基本存储电路,2009.9,21/63,静态RAM的结构,2009.9,22/63,SRAM 外围电路,地址译码电路：它能对由地址总线上送来的地址信息进行译码，译码输出去选通(选中)指定的存储单元。读写控制：它用以控制对被选中单元的读写操作。,2009.9,23/63,SRAM 外围电路,片选控制：微型机中的存储器，一般都要使用一片以上的存储器芯片来构成。不同的存储地址区域，位于不同的芯片中。对于每一个芯片来说，只有当它的片选信号CS端输入信号低电平时，此片所连的地址线才有效，才能对此片上的存储单元进行读或写操作。集电极开路门或三态输入输出缓
12、冲器：使被选中的芯片的输出挂上数据总线，控制数据的输入输出；当芯片未被选中时，使芯片的输出脱离数据总线。浮动电源控制电路(便于节电)等其他辅助电路。,2009.9,24/63,SRAM芯片实例,2009.9,25/63,6116,61162K8位有11根地址线(A0A10)，7根用于行地址线输入，4根用于列地址线输入，每条列线控制8位。,2009.9,26/63,6264掉电保护,6264芯片还有一个CS2引脚，通常接+5v。当掉电时，电压下降到小于或等于0.2v时，只需向该引脚提供2微安的电流。在Vcc=2v时，该RAM芯片便进入数据保护状态。根据这一特点，在电源掉电检测和切换电路的控制下，
13、当检测到电源电压下降到小于芯片的最低工作电压(CMOS电路为4.5v，非CMOS电路为4.75v)，将6264RAM切换到镍铬电池或锂电池提供的备用电源供电，即可实现断电后的长时间数据保护。,2009.9,27/63,2.动态RAM,2009.9,28/63,动态RAM的存储单元(单管动态存储电路),2009.9,29/63,Intel 2164A,2009.9,30/63,Intel 2164A,每一片的容量为64K1位，每个地址单元仅一位数据，用片Intel2164A就可以构成64K字节的存储器；地址线分为两部分：行地址线和列地址线。芯片的地址引线只需8条，内部设有地址锁存器，利用多路开关
14、，由行地址线通信，将地址送到列地址锁存器。这8条地址线也用于刷新(刷新时地址计数，实现一行一行的刷新)。,2009.9,31/63,地址译码,单译码结构n根地址线为一组，生成2n片选信号每个片选信号选择一个存储单元。,2009.9,32/63,双译码（复合译码）结构,双译码（复合译码）结构n根地址线为两组，X方向n1根，Y方向n2根（n1+n2=n)，分别生成2n1和2n2个片选信号。X和Y方向同时被选中的存储单元才被选中。,2009.9,33/63,2009.9,34/63,4.8086与存储器的连接,2009.9,35/63,1).CPU与存储器连接时应注意的问题,CPU总线的带负载能力存
15、储器的组织、地址分配与片选问题CPU的时序与存储器的存取速度之间的配合,2009.9,36/63,2).存储器片选信号的产生方式和译码电路,2009.9,37/63,(1)片选信号的产生方式,线选方式(线选法)用某根高位地址直接作为片选信号线。线选择方式的优点是无需附加的译码电路，接线很简单。但是每个存储器芯片占据若干个存储区域地址，也就是说芯片上的每个单元的地址号不是惟一的，而是有若干个地址，这是由于其它未用高位地址可以为任意值(即取0或取1)。,2009.9,38/63,(1)片选信号的产生方式,局部译码选择方式(部分译码法)又称部分译码方式，只用部分高位地址线进行译码，来提供存储器的片选
16、信号。而另一些些高位地址不参加译码，在某些小型微机应用系统中，所需的存储器容量不大，所配置的存储区域只占CPU直接寻址区域的一部分，为了简化译码电路，可以来用局部译码产生片选信号。局部译码选择方式的可寻址区域比线选方式范围大，而且可以节省译码器，但是还存在地址重叠现象。,2009.9,39/63,(1)片选信号的产生方式,全局译码选择方式(全译码法)指全部高位地址线都参加译码，采用这种译码选择方式时，存储器每一个芯片只对应一块存储区域，即每一个存储器芯片上的单元只有惟一的地址号。采用全译码选择存储时，地址号不会重叠，所以不会浪费存储空间，各芯片之间地址是连续的，可以方便的扩充存储器，特别是当作
17、为片选的译码器输出端未用满时。当扩充存储器时，不必再另加译码电路，可以直接用这些剩余的译码输出作为片选信号，为扩充存储器带来方使。,2009.9,40/63,(2)存储地址译码电路,存储器的译码电路可以用小规模集成的门电路组合而成。但当需要多个片选信号时，更多的是采用专用于译码的中规模集成电路，如74Lsl38三八译码器，74LSl54四十六译码器等。为解决软件的保密性和提高使用的灵活性，目前也采用ROM、PAL、PLA、GAL作为可编程译码器。,2009.9,41/63,74LS138,2009.9,42/63,采用Intel2114 1K4位的芯片，构成一个4KB RAM系统,Intel
18、2114,2009.9,43/63,(1)计算出所需的芯片数由于每一片为1024x4位，故对于系统来说4KB RAM需要八片Intel 2114,2009.9,44/63,(2)构成数据总线所需的位数和系统所需的容量Intel 2114共有10条地址线和4条数据线，为了满足微处理器的数据总线为八位的要求，需要每两块芯片的数据端并联以构成八位数据线;整个存储区分为四页，0000H03FFH为第一页，0400H07FFH则为第二页，0800H一0BFFH为第三页，0CFFH0FFFH为第四页，因此CPU的A0A9直接与存储器的A0A9相连，其他的地址选择线采取别的方式与存储器的片选CS相连。,20
19、09.9,45/63,(3)控制线，数据线，地址线的连接 因为CPU的地址和数据总线与存储器及各种外部设备相连，只有在CPU发出的M/IO信号为高电平时，才能与存储器交换信息。所以要求M/IO与地址信号一起组成片选信号控制存储器的工作。通常存储器只有一个读写控制端，当它的输入信号为低电平时，则存储器实现写操作；当它为高电平时，则实现读操作。那么就可以用CPU的WR信号作为存储器的WR的控制信号。CPU的数据线D0D7分别与两个存储器的D0D3对应相连，而Intel 2114的片间数据线实行并联。,2009.9,46/63,1).线选方式,在系统RAM为4K的情况下，为了区分不同的四组，可以用A
20、10一A15中的任何一位来控制某一组的片选端，例如用A10来进行控制控制第一组的片选端，用A11来进行控制控制第二组的片选端，用A12来控制第三组的片选端，用A13来控制第四组的片选端，如图所示。,2009.9,47/63,2009.9,48/63,A0-A9作为片内寻址，A15、A14取00，则其地址分布如下表，若A15、A14取其他值，则其地址分布在其他的位置，地址重叠。,2009.9,49/63,采用线选控制方式时，不光出现了地址重叠的问题，而且如果用不同地址线作为片选控制，那么它们的地址分配的情况也是不同的，并且多组芯片地址不连续。总之，线选方式节省了译码电路，但是必须要注意它们的地址
21、分布情况，以及各自的地址重叠区。所以，在连接地址线的时候，必须考虑存储器的地址分布。,2009.9,50/63,2).局部译码选择方式,2009.9,51/63,其中，A0-A9作为片内寻址，而A10-A11经过译码作为组选择（其它高位地址线为0），则其地址分布为:第一组：0000H一03FFH 第二组：0400H07FFH 第三组：0800H0BFFH 第四组：0C00H0FFFH显然，也可以用A10A19中的任意两条线组成译码器，作为组控制线。例如用A14，A15代替A10和A11，则它们的地址分布就变为。这种用高位地址中的几位经过译码作为片选控制，称为局部译码选择方式。,2009.9,5
22、2/63,全局译码选择方式,所谓全局译码选择方式是指微处理器所有的地址线全部参与存储器的地址选择，如图所示。,2009.9,53/63,2009.9,54/63,用A10-A15经过译码后来控制片选端。A10-A15经过6-64译码器产生64条选择线以控制64个不同的组，每组为1K。现在RAM为4K，故只需用4条选择线。如果用地址最低的4条，即用000000、000001、000010和000011则此4组存储器的地址分配为：,2009.9,55/63,对于全局译码选择电路来说，译码电路较为复杂，但是每一组的地址是确定的，而且也是惟一的。本题中，所需的4根选择线可以从64根译码输出线中任意选出
23、两根，但是，只要选定以后，地址也就惟一地确定下来了。,2009.9,56/63,例:设计一RAM扩展电路，容量为32K字，地址从10000H开始。芯片采用62256。,2009.9,57/63,解：a、计算所需要的芯片个数32K16=64K 8 64 K 8/(32 K8)=2(片),2009.9,58/63,b、确定CS电路,2009.9,59/63,c、偶片、奇片CS的产生,2009.9,60/63,d、电路,2009.9,61/63,e、总结8086CPUEPROMDB70D70(偶片)DB158D70(奇片)/RD/OE/WR/WRAn1 An-1.0A19n+1+M/IO#,/CS,A0,/BHE,偶片/CS,奇片/CS,
