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1、第4章 组合逻辑电路,主要内容:4.1 组合逻辑电路的分析 4.2 组合逻辑电路的设计 4.3 组合逻辑电路中的竞争冒险4.4 若干典型的组合逻辑集成电路,4.1组合逻辑电路的分析,一.组合逻辑电路的特点 电路任一时刻的输出只决定于该时刻各输入的组合，而与电路的原来的输入无关。组合电路就是由门电路组合而成，没有反馈通路；电路中没有记忆单元。,每一个输出变量是全部或部分输入变量的函数：L1=f1（A1、A2、Ai）L2=f2（A1、A2、Ai）Lj=fj（A1、A2、Ai）,二、组合逻辑电路的分析方法,分析过程：,例1：组合电路如图所示，分析该电路的逻辑功能。,解：（1）由逻辑图逐级写出逻辑表达
2、式。为了写表达式方便，借助 中间变量P。,（2）化简与变换：,（3）由表达式列出真值表。,（4）分析逻辑功能：当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。,4.2 组合逻辑电路的设计,设计过程的基本步骤：,例1：设计一个三人表决电路，结果按“少数服从多数”的原则决定。解：（1）约定：A，B，C分别表示三个人的意见，同意为1，不同意 为0；L表示结果，1为通过，0为不通过。,（3）由真值表写出逻辑表达式：,（2）列真值表：,（5）画出逻辑图,如果，要求用与非门实现该逻辑电路，就应将表达式转换成与非与非表达式：,画出逻辑图如图所示,（4）卡诺图化简,例2：设计一
3、个电话机信号控制电路。电路有I0（火警）、I1（盗警）和 I2（日常业务）三种输入信号，通过排队电路分别从L0、L1、L2输 出，在同一时间只能有一个信号通过。如果同时有两个以上信号 出现时，应首先接通火警信号，其次为盗警信号，最后是日常业 务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成 门电路74LS00（每片含4个2输入端与非门）实现。,解：（1）约定：I0、I1和I2分别表示有无火警、盗警和日常业务（因为题目中已经给出，所以要按题目中的要求来做），有用1表示，无用0表示；L0、L1、L2分别表示火警、盗警和日常业务的输出信号，能输出用1表示，不能输出用0表示。,（2）列真值表：
4、,（3）对三个输出信号，分别用卡诺图化简，得到各输出的最简与-或逻辑表达式：,真值表瘦身画法,（4）根据要求，将上式转换为与非表达式：,（5）画出逻辑图。,例3 设计一个将余3码变换成8421BCD码的组合逻辑电路。,解：本题不需要做约定（1）根据题目要求，列出真值表：,或真值表写成：,（2）用卡诺图进行化简。（注意利用无关项）,化简后得到的逻辑表达式为：,（3）由逻辑表达式画出逻辑图。,4.3 组合逻辑电路中的竞争冒险,4.3.1 产生竞争冒险的原因,竞争：一个逻辑门的两个输入信号同时向相反的方向变化，而变化的时间有差异的现象，称为竞争。,竞争冒险：由竞争而可能产生输出干扰脉冲的现象称为竞争
5、冒险。,1冒险（输出信号可能出现不应该出现的1信号）,例：,产生了冒险,在一定的条件下，如果门电路的输出端表达式可等价于两个互补信号的相乘或相加，就会产生竞争冒险。,0冒险（输出信号可能出现不应该出现的0信号）,例1:判断图示电路是否存在冒险，如有，指出冒险类型，画出输出波形。,解：如果令,AC0，则有,该电路存在l冒险,例2:判断逻辑函数,是否存在冒险。,三冒险现象的消除方法,1、加冗余项。,2、变换逻辑式，消去互补变量。,3、增加输出滤波电容,4、尽量避免输入信号出现类似“1001”的变化。,4.4 若干典型的组合逻辑集成电路,编码器CD4532译码器/数据分配器数据选择器数值比较器算术运
6、算电路,1.编码器的定义与工作原理编码起名字，用文字、符号或者数码表示特定信息的过程。在数字系统中，将特定的逻辑信号编为一组二进制代码。能够实现编码功能的逻辑部件称为编码器。一般而言，N个不同的信号，至少需要n位二进制数编码。N和n之间满足下列关系:2nN,4.4.1 编码器,一、普通编码器,例：试设计一个4线-2线编码器电路，可将4个信息编成2位代码，假设任一瞬间，4个信息必须有一个而且只能有一个处于有效状态。解：约定：输入为高电平有效，信息有效用1表示，无效用0表示。4个信息分别用I0，I1，I2，I3表示，2位代码用A1，A0表示，且对应的关系为：A1 A0 I0：0 0 I1：0 1
7、I2：1 0 I3：1 1,列出真值表如下：,在使用上述编码电路的过程中，必须保证输入I0，I1，I2，I3任一瞬间必须有一个而且只能有一个处于有效状态，因为我们在设计此电路的过程中使用了无关项。使用此电路时必须遵守无关项。否则该编码器不能给出正确的编码，从而导致编码混乱。比如I1和I2同时为1时，该编码器的输出A1A0为00。,从前面的组合电路设计一节中我们已经知道，此电路的设计完全可以使用另外的一种约定，例如输入信息有效用0表示，无效用1表示。4个输入信息分别用I0，I1，I2，I3表示，2位代码用A1，A0表示，且对应的关系为：信息I0的编码为11,信息I1的编码为01,信息I2的编码为
8、10,信息I3的编码为00。可以列出对应的真值表，读者可以自行完成余下的设计工作。,例2：设计一个键控8421BCD码编码器。（任一瞬间可以无任何有效输入，不能同时有两个或两个以上的输入有效）,解：（1）列出真值表（应该有1024行),（2）由真值表写出逻辑表达式,重新整理得：,（3）由表达式画出逻辑图：,（4）增加控制使能标志GS：,当按下S0S9任意一个键时，GS=1，表示有信号输入；当S0S9均没按下时，GS=0，表示没有信号输入。,例3 设计一个3位二进制编码器，假设任一瞬间，8个信息必须有一个而且只能有一个处于有效状态,解：约定：输入为高电平有效。8个信息分别用I0，I1，I2，I3
9、，I4，I5，I6，I7 表示，3位代码用A2，A1，A0表示，且对应的关系为：A2 A1 A0 I0：000 I1：001 I2：010 I3：011 I4：100 I5：101 I6：110 I7：111,由真值表写出各输出的逻辑表达式为：,用门电路实现逻辑电路：,例4 设计一个4线-2线优先编码器，任一时刻必须有一个输入有效，但允许多个输入同时有效。,解：约定：输入为高电平有效，信息有效用1表示，无效用0表示。4个信息分别用I0，I1，I2，I3表示，2位代码用A1，A0表示，且对应的关系为：A1 A0 I0：00 I1：01 I2：10 I3：11I0，I1，I2，I3的优先级依次升高
10、,二、优先编码器,特点：输入信号具有优先级，当多个输入信号同时有效时，优先编码器只对优先级最高的输入信号进行编码。,列出真值表如下：,用卡诺图化简,用门电路实现逻辑电路：,集成优先编码器芯片CD4532,引脚分布,常用逻辑符号,内部逻辑图见教材142页图（a）,EI为使能输入端。输入为高电平有效，I7优先级别最高。GS为工作标志端，高电平有效。EO为使能输出端，用于级联多个CD4532。,三编码器的应用 1编码器的扩展用两片CD4532优先编码器串行扩展实现的16线4线优先编码器,2组成8421BCD 编码器,第五节 译码器/数据分配器,一译码器的定义与功能：与编码器相反译码器将输入代码转换成
11、特定的输出信号例：2线4线译码器,写出各输出函数表达式：,画出逻辑电路图：,二、集成译码器,1.二进制译码器74HC1383线8线译码器,加了引脚名字的74X138的国标符号,74X138的常用符号,74X138的引脚图,以A2 A1 A0的顺序，A2为高位对最小项编号时，Y的下标与m的下标一致,1实现组合逻辑电路,例1 试用译码器和门电路实现逻辑函数：,解：将逻辑函数转换成最小项表达式，再转换成与非与非形式。,L(A,B,C)=m3+m5+m6+m7=,用一片74138加一个与非门就可实现该逻辑函数。,三、译码器的应用,例2 某组合逻辑电路的真值表如下所示，试用译码器和门电 路设计该逻辑电路
12、。,解：写出各输出的最小项表达式，再转换成与非与非形式:,用一片74138加三个与非门就可实现该组合逻辑电路。,可见，用译码器实现多输出逻辑函数时，优点更明显。,用译码器实现多输出组合逻辑函数的步骤,1.写出逻辑函数的最小项和的形式；2.将逻辑函数的最小项和的表达式变换成与非与非式；3.画出接线图。4.如果函数为4变量函数，用3/8线译码器实现，则需先用两片3/8线译码器扩展成4/16线译码器，在此基础上进行以上步骤。,2译码器的扩展用两片74138扩展为4线16线译码器,5线-32线译码器电路参见教材147页,3构成数据分配器,数据分配器将一路输入数据根据地址选择码分配给多 路数据输出中的某
13、一路输出。,用74138译码器设计一个“1线-8线”数据分配器,第1种方案：G2A作为数据输入端，Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端,当A2 A1 A0=000 时：,当A2 A1 A0=001 时：,当A2 A1 A0=010 时：,第2种方案：G2B作为数据输入端，Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端,第3种方案：G1作为数据输入端，Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端，反相输出,4、数字显示译码器,常用的数字显示器有多种类型，按显示方式分，有字型重叠式、点阵式、分段式等。按发光物质分，有半导体显示器，又称发光二极管
14、(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等。（1）七段数字显示器原理,按内部连接方式不同，七段数字显示器分为共阴极和共阳极两种。,共阳极,共阴极,（2）七段显示译码器74HC4511 七段显示译码器74HC4511是一种与共阴极数字显示器配合使用的集成译码器。,当输入1001时,与教材151页对照,74HC4511的逻辑功能：,（3）正常译码显示。LT=1，BI=1，LE=0时，对输入为十进制数l15的二进制码（00001111）进行译码，产生对应的七段显示码。,（4）锁存。当LT=1，BI=1，LE=1时，输出不再随输入的变化而变化，而是保持LE由0变为1之前瞬间的输出。,
15、（1）试灯。当LT=0时，无论输入怎样，ag输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。LT称为试灯输入端。,（2）灭灯。当LT=1，BI=0时，不管其他输入端为何值，ag均输 出0，显示器全灭。因此BI称为灭灯输入端。,综上：74HC4511的控制端中LT的优先级最高然后是BI，最后是LE。,BI端可以实现多位数显示时的“无效0消隐”功能。,数据选择器,一、数据选择器的基本概念及工作原理数据选择器根据地址选择码从多路输入数据中选择一路，送到输出。,例：四选一数据选择器,根据功能表，可写出输出逻辑表达式：,由逻辑表达式画出逻辑图：,1、74LS151功能框图,二、集成电路数据
16、选择器,8选1数据选择器74HC151,2个互补输出端,8 路数据输入端,1个使能输入端,3 个地址输入端,2、74HC151的逻辑图,3、74HC151的功能表,当以S2为高位S0为低位时，最小项编号m的下标与D的下标正好一致，这样便于记忆逻辑表达式,三、数据选择器的应用,1数据选择器的通道扩展用两片74151组成“16选1”数据选择器,2实现单输出组合逻辑函数,（1）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。例 试用8选1数据选择器74151实现逻辑函数：,解：将逻辑函数转换成最小项表达式：,L(A,B,C)=m3+m5+m6+m7 画出连
17、线图。,（2）当逻辑函数的变量个数大于数据选择器的地址输入变量个数时。例 试用4选1数据选择器实现逻辑函数：,解：将A、B接到地址输入端，C加到适当的数据输入端。作出逻辑函数L的真值表，根据真值表画出连线图。,用数据选择器实现组合逻辑函数的步骤:,1.写出数据选择器的输出逻辑表达式Y；2.确定数据选择器的地址输入变量与所要实现的逻辑函数中的逻辑变量的对应关系；3.把逻辑函数L变换成（与地址有关的）最小项和的形式；4.比较1、3两个表达式Y=L，确定数据选择器的Di（可以是常量，也可以是表达）；5.画出接线图。,3、实现并行数据到串行数据的转换,1、一位数值比较器(设计),数值比较器：对两个1位
18、数字进行比较（A、B），以判断其大小的逻辑电路。,输入：两个一位二进制数 A、B。,输出：,4.4.4 数值比较器,一位数值比较器,2、二 位数值比较器：,输入：两个2位二进制数 A=A1 A0、B=B1 B0,能否用1位数值比较器设计两位数值比较器?,比较两个2 位二进制数的大小的电路,当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。,当高位相等时，两数的比较结果由低位比较的结果决定。,用一位数值比较器设计多位数值比较器的原则,真值表,FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+
19、(A1=B1)(A0B0),FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+(A1=B1)(A0B0),3、集成数值比较器,(1)集成数值比较器74HC85的功能,74HC85的引脚图,74HC85是四位数值比较器，其工作原理和两位数值比较器相同。,74HC85的示意框图,4位数值比较器74HC85的功能表,用两片74HC85组成8位数值比较器（串联扩展方式）。,（2）集成数值比较器的位数扩展,输入:A=A7 A6A5A4A3 A2A1A0 B=B7B6B5B4B3 B2B1B0,用四片74LS85组成16位数值比较器（串联扩展方
20、式）。,采用串联扩展方式数值比较器,用74HC85组成16位数值比较器的并联扩展方式。,4.4.5 算术运算电路,在两个1位二进制数相加时，不考虑低位来的进位的相加-半加 在两个二进制数相加时，考虑低位进位的相加-全加 加法器分为半加器和全加器两种。,半加器,全加器,1、半加器和全加器,（1）1位半加器（Half Adder）,不考虑低位进位，将两个1位二进制数A、B相加的器件。,半加器的真值表,逻辑表达式,如用与非门实现最少要几个门?,C=AB,逻辑图,由此画出用与非门组成的半加器。,逻辑电路图,（2）全加器（Full Adder）,全加器真值表,全加器能进行加数、被加数和低位来的进位信号相
21、加，并根据求和结果给出该位的进位信号。,你能用7415174138设计全加器吗?,于是可得全加器的逻辑表达式为,加法器的应用,ABC有奇数个1时S为1；ABC有偶数个1和全为0时S为0。-用全加器组成三位二进制代码奇偶校验器,用全加器组成八位二进制代码奇偶校验器，电路应如何连接？,全加器真值表,（1）串行进位加法器,如何用1位全加器实现两个四位二进制数相加？A3 A2 A1 A0+B3 B2 B1 B0=?,低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。,2、多位数加法器,定义两个中间变量Gi和Pi：,Gi=AiBi,（2）超前进位加法器,提高运算速度的基本思想：设计
22、进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。,定义第i 位的进位信号（Ci）：,Ci=GiPi Ci-1,产生变量,传输变量,4位全加器进位信号的产生：,C0=G0+P0 C-1,C1=G1+P1 C0C1=G1+P1 G0+P1P0 C-1,C2=G2+P2 C1 C2=G2+P2 G1+P2 P1 G0+P2 P1 P0C-1,C3=G3+P3 C2 C3=G3+P3 G2+P3P2 G1+P3P2 P1 G0+P3P2 P1 P0C-1,Gi=AiBi,Ci=GiPi Ci-1,可见：进位信号只与并行输入的Ai、Bi有关，而与前面
23、的进位无关。,超前进位集成4位加法器74x283,74HC283逻辑框图,74HC283逻辑框图,Ci=GiPi Ci-1,超前进位加法器74x283的应用,例1.用两片74x283构成一个8位二进制数加法器。,在片内是超前进位，而片与片之间是串行进位。,余3码输出,1,1,0,0,例1.用74283构成将8421BCD码转换为余3码的码制转换电路。,8421码,余3码,0000,0001,0010,0011,0100,0101,+0011,+0011,+0011,CO,例2.用74X283构成一位8421BCD码的加法器,分析：8421BCD码的加法运算为十进制运算，逢十进一，而74X283
24、是四位二进制数的加法运算，逢16进一。当8421BCD码加法运算的和数大于 9 时，8421BCD码加法运算电路应该产生向高位的进位。将019（9+9+1）对应的二进制数与用8421BCD码表示的数进行比较发现，当数1001(9)时，二进制码与8421BCD码相同；当数1001时，只要在二进制码上加0110(6)就可以把二进制码转换为8421BCD码，同时产生进位输出。这一转换可以由修正电路来完成。下面介绍这个修正电路的设计。,用两片74283来实现,被加数(8421BCD),加数(8421BCD),低位进位,完成加法运算,完成结果修正,何时+6（0110）？,0,0,CS9,如何确定CS9的
25、值？,列出CS9信号的真值表,3、减法运算,在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。,若n位二进制的原码为N原，则与它相对应的2 的补码为N补=2N N原补码与反码的关系式N补=N反+1,A B=A+B补2n=A+B反+12n,1）AB 0的情况。,2）AB 0的情况。,结果表明，在AB 0时，所得的差就是差的原码。,在AB 0时，所得的差是差绝对值的补码。,A=0101，B=0001,A=0001，B=0101,1 0 1 0 0,0 1 1 0 0,输出为原码的4位减法运算逻辑图,4 组合逻辑电路小结,4.1组合逻辑电路的分析,4.2组合逻辑电路的设计,4.3组合逻辑电路中的竞争和冒险,4.4常用组合逻辑集成电路编码器（CD4532）译码器/数据分配器（74x138、74HC4511）数据选择器（74HC151）4.4.4 数值比较器（74HC85）4.4.5 算术运算电路（74x283）,
