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1、第五章 传输线与反射,5.0 引言,如果信号沿互连线传播时所受到的瞬态阻抗发生变化，则一部分信号将被反射，另一部分发生失真并继续传播，这正是单一网络中多数信号完整性问题产生的主要原因。反射和失真使信号质量下降，看起来就像是振铃。引起信号电平下降的下冲可能会超过噪声容限，造成误触发。下图表示短传输线末端由瞬态阻抗突变造成的反射噪声。,5.0 引言,只要信号遇到瞬态阻抗突变，反射就会发生。反射可能发生在线末端，或者是互连线拓扑结构发生改变的地方，如拐角、过孔、T型结构、接插件等处。因此设计互连线的目的就是尽可能保持信号受到的阻抗恒定。首先要保持互连线的特性阻抗恒定。因此，制造阻抗可控电路板变得越来
2、越重要。减小桩线（stub）长度、使用菊花链代替分支结构、使用真正的点对点拓扑结构等设计技巧，都是为了保持瞬态阻抗恒定。其次改进拓扑结构设计并增加分立电阻元件应对阻抗的突变，从而保证信号受到的瞬态阻抗恒定。,5.1 阻抗变化处的反射,只要瞬态阻抗发生了改变，部分信号将沿着与原传播方向相反的方向反射，而另一部分将继续传播，但幅度有所改变。将瞬态阻抗发生改变的地方称为阻抗突变，或简称突变。反射信号的量值由瞬态阻抗的变化量决定，如图所示。如果第一个区域瞬态阻抗是Z1，第二个区域是Z2，则反射信号与入射信号幅值之比为（后面证明）：,Vreflected表示反射电压；Vincident表示入射电压；Z1
3、表示信号最初所在区域1的瞬态阻抗；Z2表示信号进入区域2时的瞬态阻抗；表示反射系数；,5.1 阻抗变化处的反射,两个区域的阻抗差异越大，反射信号量就越大。例如，1V信号沿特性阻抗为50W的传输线传播，开始所受到的瞬态阻抗为50W，当它进入特性阻抗为75W的区域时，反射系数为：(75-50)/(75+50)=0.2，反射电压为1V0.2=0.2V。信号沿传输线传播时遇到阻抗突变，在突变处将产生另一个波。该波将叠加在第1个波上，向源端传播，其幅度等于入射电压的幅度乘以反射系数。反射系数描述了反射回源端的那部分电压。传输系数描述了通过交界面进入第二区域的部分入射电压。,5.2 反射形成机理,为了减少
4、和消除反射，在高速电路板设计中的要注意四点：使用可控阻抗互连线；传输线两端至少有一端需要匹配；采用使多分支产生的影响最小化的布线拓扑结构；使几何结构的不连续（突变）最小化。,5.2 反射形成机理,那么为什么会产生反射呢？为了满足两个重要的边界条件！在突变交界面处，无论是从区域1还是从区域2看过去，交界面两侧的电压和电流都必须是相同的。边界处不可能出现电压不连续，否则此处会有一个无限大电场；也不可能出现电流不连续，否则会有一个无限大的磁场。,5.2 反射形成机理,为了维持分界面两侧的电压和电流相等，就需要满足关系式V1=V2，I1=I2。而I1=V1/Z1，I2=V2/Z2，同时成立，显然，当两
5、个区域的阻抗不同时，这些关系式绝不可能同时成立。为了使整个系统协调稳定，区域1中产生了一个反射回源端的电压。它的唯一目的就是吸收入射信号和传输信号之间不匹配的电压和电流，如图所示。,入射信号穿越分界面时，产生了反射电压和电流，从而使分界面两侧的电压和电流回路相匹配。,5.2 反射形成机理,入射信号Vinc向着分界面传播，而传输信号Vtrans向远离分界面的方向传播。分界面两侧电压相同的条件：在区域1，分界处总电流由入射电流和反射电流决定，它们传播方向相反。区域1分界面处净电流为Iinc-Irefl。在区域2中，电流等于Itrans。分别从分界面两侧看进去，电流相同的条件是：,5.2 反射形成机
6、理,每个区域中的阻抗值为该区域中电压与电流的比值：,代入电流表达式中得：,即：,这就是反射系数的定义！,5.3 电阻性负载的反射,传输线的终端匹配有三种最重要的特殊情况。假设传输线的特性阻抗是50W。首先，如果传输线的终端为开路，即末端的瞬态阻抗是无穷大。这时反射系数为1：(无穷-50)/(无穷+50)=1。即在开路端将产生与入射波大小相同、方向相反、返回源端的反射波。在传输线的末端（开路端的总电压），将是两个波的叠加。一个是幅度为1V的信号向开路端传播，同时另一个也是1V信号，但它向相反的方向传播。因此开路端的电压为2V。见下图。,5.3 电阻性负载的反射,如果区域2是开路，则反射系数为1。
7、此时开路处有两个方向相反的波相叠加。,5.3 电阻性负载的反射,第二种特殊情况是传输线的末端与返回路径相短路，即末端阻抗为0。反射系数为-1：(0-50)/(0+50)=-1。1V入射信号到达远端时，产生-1V反射信号向源端传播。短路突变处测得的电压为入射电压与反射电压之和，即0V。,5.3 电阻性负载的反射,最后一种特殊情况是传输线末端所接阻抗与传输线的特性阻抗相匹配。如果传输线的末端连接50W电阻，则反射系数为0，此时不会存在反射电压，50W电阻两端的电压就仅是入射信号。,5.3 电阻性负载的反射,当末端为一般电阻性负载时，信号所受到的瞬态阻抗在0到无穷大之间，这样，反射系数在-1到+1之
8、间。下图给出了50W传输线的终端电阻与反射系数之间的关系。,信号从50W的区域1到区域2各种阻抗时的反射系数。,5.3 电阻性负载的反射,当区域2的阻抗小于区域1的阻抗时，反射系数为负，反射电压也是负电压。该负电压行波将返回源端。这时电阻（负载）两端的电压总是小于入射电压。,1V入射信号，终端电压值。为入射波与反射波之和。,5.3 电阻性负载的反射,那么采用源端匹配还是终端匹配？常说采用源端匹配较好，为什么？假设源端不匹配（如传输线特性阻抗为50W，源内阻为10W），而终端匹配（终端负载为50W）。此时，因为传输线上电压分压的关系，终端实际电压反而不到1V（50/601V=0.83V）。另外，
9、终端常常给定的，或者是要求高阻负载，不易匹配。相反，对于1V的信号源，当源端单端匹配（50W），而终端开路时，传输线分压所得的0.5V，在终端叠加成1V。当反射波返回源端时即被吸收，不再形成振铃。因此，终端波形为1V的阶跃函数。,5.4 求解驱动源内阻抗,当反射波最终到达源端时，将源端的输出阻抗作为瞬态阻抗。假设器件等效电路模型为理想电压源与内阻串联，如图所示。当它驱动一个高阻抗时，可以得到源输出电压。如果在输出端串联一个Rt=10W的小电阻，测量该电阻电压Vt，可以计算出驱动器内阻Rs。,接有终端电阻的输出驱动器简单模型。,Rs表示驱动器内阻；Rt表示输出端连接的终端电阻；Vo表示驱动器的开
10、路输出电压；Vt表示终端电阻两端的电压。,5.4 求解驱动源内阻抗,下图给出了用CMOS驱动器模型仿真的输出电压。其中，开路电压为3.3V连接的10W电阻两端电压为1.9V。由上式可以计算出内阻：10W(3.3/1.9-1)=7.3W。,驱动器分别连接电阻10kW和10W时的输出电压。由这两个电压计算驱动器内阻。,5.5 反弹图,进入传输线的实际电压即入射电压，入射电压是由源电压、内阻和传输线阻抗组成分压器决定的。如果已知传输线的时延TD、信号所通过各区域的阻抗和驱动器的初始电压，就可以计算出每个交界面的反射，也可以预测出任意一点的实时电压。例如，源电压是1V，内阻是10W，则实际进入时延为1
11、ns的50W传输线的电压是1V50/(50+10)=0.84V，这个0.84V信号就是沿传输线传播的初始入射电压。,5.5 反弹图,假设传输线的末端是开路，1ns后在线末端测得开路两端的总电压为两个波之和，即0.84V+0.84V=1.68V。再过1ns，0.84V反射波到达源端，再次遇到阻抗突变（内阻为10W）。源端的反射系数是(10-50)/(10+50)=-0.67，这时将有0.84V(-0.67)=-0.56V反射回线远端。接着，这个新产生的波又会从远端反射回源端，即-0.56V电压将被反射回来。这时线远端开路处将同时测得四个波：从一次行波中得到20.84V=1.68V，从二次反射中得
12、到的2(-0.56V)=-1.12V，故总电压为0.56V。,5.5 反弹图,-0.56V信号到达源端后仍然会再次反射，反射电压是-0.56V(-0.67)=0.37V。在远端总电压0.56V+0.37V2=1.32V，如此下去，反射可以用反弹图或网格图来表示，如图所示。,利用反弹图或网格图分析多次反射和远端接收器的时变电压。,5.5 反弹图,在上述情况下，内阻小于传输线的特性阻抗，源端出现的是负反射，这将引起通常所说的振铃现象。下图给出了上例中，当信号上升时间远小于传输线的时延时，传输线远端的电压波形。这是考虑了所有的多次反射和阻抗突变的情况下，用SPICE仿真器来预测远端的波形。,利用网格
13、图仿真传输线远端的电压。用SPICE仿真得到。,5.5 反弹图,图中有两个重要的特性：第一，远端的电压最终逼近源电压1V，因为该电路是开路的。所以，这是一个必然的结果，即源电压最终是加在开路上。第二，开路处的实际电压有时大于源电压。源电压仅1V，然而远端测得的最大电压是1.68V。,5.6 反射波形仿真,当终端是阻抗较复杂的器件时，电路仿真计算比较简单。,内阻10W驱动器，特性阻抗50W传输线，SPICE仿真中可能出现的情况。上图是信号上升时间不同时远端电压；下图是串联的源端电阻不同时远端电压。,5.6 反射波形仿真,内阻、传输线特性阻抗、时延以及终端阻抗可以有很多种不同的组合方式，每一种都可
14、以仿真。上图分别给出了信号上升时间从0.1ns上升到1.5ns和源端端接阻抗从0W至90W范围变化时，远端信号波形的变化。无论是使用SPICE电路仿真器还是行为级仿真器，都可以在考虑传输线所有特性的情况下对任意传输线电路的性能进行仿真。,5.7 使用TDR测量反射,TDR(Time Domain Reflectometry)时域反射测量TDR能够发射边沿快速上升的阶跃信号，上升边沿一般为35ps到150ps，然后测量反射的瞬态幅度，利用反射电压得到被测器件的阻抗。可以认为TDR是一个快速阶跃信号发生器和高速采样示波器。,5.7 使用TDR测量反射,下图为TDR内部工作情况的示意图。,TDR内部
15、结构图：一个高速脉冲发生器产生快速上升的电压脉冲，该脉冲流经精确的50W电阻，该电阻串联一个很短的50W同轴电缆，最后接到前面板的SMA端上。待测器件(DUT Device Under Test)则插在该SMA上。然后用高速采样示波器测得内部总电压并显示。,5.7 使用TDR测量反射,信号源输出阶跃信号约400mV，经过50W校准电阻。紧靠该电阻是测试点，高速采样放大器测该点电压值。一根短同轴电缆，连接到前面板SMA插头上。DUT就插在该SMA插头上。信号从源端注入DUT，在采样点处探测反射信号。测试点处有两个电阻，第一个电阻是内部校准电阻，第二个是TDR内部的传输线。在测试点，测得的电压为:
16、400mV50W/(50W+50W)=200mV，并在高速采样示波器中显示出来。信号继续沿内部同轴电缆到达DUT。,5.7 使用TDR测量反射,如果DUT是一个50W的终端，则此处没有反射信号，所以采样点处仅有的电压为前向波，其电压恒定为200mV。如果DUT为开路，DUT处的反射电压为200mV。经过很短的时间后，该200mV反射信号返回到采样点，此时测量并显示的是200mV入射电压与200mV反射电压之和，即400mV。如果DUT为短路，DUT处的反射电压为-200mV。经过很短的时间后，该-200mV反射信号返回到采样点，此时测量并显示的是200mV入射电压与-200mV反射电压之和，即
17、0V。,5.7 使用TDR测量反射,当DUT开路和短路时测得的TDR相应。,5.7 使用TDR测量反射,TDR可以测量出连接在仪器前端SMA插头上的各种互连所产生的反射电压，以及信号沿互连线传播的过程中，在所有突变处产生反射时，该电压随时间的变化情况。当需要了解自身没有电压源的无源互连线特性时，TDR是最合适的测量仪器。在测量有源电路的实际电压时，带高阻抗探针的高速示波器则是最合适的工具。,5.7 使用TDR测量反射,当传输信号继续沿DUT传播时，如果有其它的瞬态阻抗发生改变的区域，那么新的反射电压就会产生，此电压将返回内部测试点处并显示出来。入射信号沿着互连线传播，同时反射信号沿着互连线返回
18、到测试点，所以从显示器上看到的时延正好是任意突变点的往返时延。例如，如果DUT是均匀的4in长、50W的传输线，因为它通常不是精确的50W。这样，最初在DUT的入口处会有一个很小的反射电压，而当入射信号到达远端开路处时，就会有一个较大的反射信号返回测试点。,5.7 使用TDR测量反射,如果传输线DUT不是50W，那么在传输线DUT的两端就会发生多次反射。TDR显示的是所有返回内部测试点的信号的叠加。下图给出了末端开路时，TDR对50W传输线DUT和15W传输线DUT的响应情况。,左图时基200ps/div，右图时基5ns/div,5.8 传输线的非故意突变,阻抗改变，必有反射。要预测阻抗突变，
19、就要选择合适的设计方案。但是，即使电路板设计时采用可控阻抗互连线，信号在下列非故意情况时仍然会遇到阻抗的突变：线的末端；封装引线；输入门电容；信号层间的过孔；拐角；桩线（stub）；分支；测试焊盘；返回路径上的间隙；过孔区域中的颈状；线交叉。,5.8 传输线的非故意突变,常用三种等效电路模型描述非故意突变：短传输线（串联或并联）；理想电容；理想电感。下图给出了线两端或中间可能的等效电路模型。突变引起的信号失真程度受两个最重要参数的影响：信号的上升时间（内因）和阻抗突变的大小（外因）。电感和电容的瞬态阻抗与电流、电压的瞬时变化率有关，因此反射系数随信号上升时间不同而不同。反射电压值与信号上升时间
20、有关。,5.8 传输线的非故意突变,用传输线电路来示例三种特殊阻抗突变的情况：短传输线的串联和并联、并联电容、串联电感。,5.8 传输线的非故意突变,设计一个绝对没有反射的互连线是不可能的！多大的噪声是可以接受的，多大的噪声是过量的呢？这很大程度上取决于噪声预算和每个噪声源会分配多大的噪声电压。只有把产生突变的物理结构转换成相应的电路模型并进行仿真，才能充分明白这些因素以及阻抗突变所产生的影响，而经验法则只能在问题产生时提供工程预见和大致策略。,5.8 传输线的非故意突变,除非特别指定，根据经验，反射噪声应被控制在电压摆幅的10%之内。对于3.3V信号，反射噪声应该被控制在330mV之内。某些
21、噪声预算可能更加保守，反射噪声仅分配了5%。一般来说，噪声预算要求越严，解决方案就越昂贵。通常，只关心那些接近或超过信号摆幅10%的噪声。,5.9 传输线多长时需要端接匹配,信号在远端高阻抗开路端和近端低阻抗驱动间反弹。如果导线短，虽然发生反射，但它们被上升或下降沿掩盖了。下图为时延为上升时间20%、30%和40%时接收端波形。,在远端开路时的100MHz时钟波形。时延超过上升时间20%时，振铃可能引起问题。,5.9 传输线多长时需要端接匹配,对于0.5ns的上升沿，当互连线时延大于0.1ns（即20%）时，所有的反射都将发生，它们每0.2ns（即往返时间）完成一个来回振荡。如果时延远小于上升
22、时间，那么多次反射将被掩盖在上升沿中，不会引起问题。但如果时延超过上升时间的20%，振铃就开始有明显的效果。当传输线时延大于信号上升时间20%时，就要开始考虑由于导线没有终端端接而产生的振铃噪声。如果传输线时延小于信号上升时间20%时，振铃噪声可以忽略，传输线不需要终端端接（即线较短时）。,5.9 传输线多长时需要端接匹配,如果上升时间是1ns，没有终端端接的传输线最大时延是1ns20%=0.2ns，在FR4中，信号传播速度大约为6in/ns，所以没有终端端接的传输线的最大长度约为6in/ns0.2ns=1.2in。所以为了避免反射，没有终端端接时的传输线的最大长度大约为：,Lenmax表示没
23、有终端端接的传输线最大长度，单位为in；RT表示信号上升时间，单位为ns。,5.9 传输线多长时需要端接匹配,在FR4中没有终端端接的传输线最大长度的英寸值等于信号上升时间的纳秒值。若时钟频率是10MHz，时钟周期是100ns，如果上升时间约为10ns，那么没有终端端接时传输线最大长度为10in。当信号上升时间变为0.25ns，为了避免振铃噪声造成大的影响，没有终端端接时传输线的最大长度大约为0.25in(6.35mm)！几乎所有互连线的长度都大于这个值。所以对于目前和未来的所有产品，端接策略是必须的。,5.10 点到点拓扑通用源端端接策略,振铃是由源端和远端的阻抗突变、两端之间不断往复多次反
24、射引起的。所以，至少在一端消除反射，就可以减小振铃噪声。控制传输线一端或两端的阻抗，从而减小反射的方法称为传输线的端接。典型的方法是在重要位置上放置一个或多个电阻。一个驱动器驱动一个接收器的情况称为点对点的拓扑结构。下图示例了端接点对点拓扑结构的四种方法。最常用的方法是将电阻串联在驱动器端，这称为源端串联端接。端接电阻与驱动器内阻之和应等于传输线的特性阻抗。,5.10 点到点拓扑通用源端端接策略,点对点拓扑结构四种常用端接，第一种源端最常用。,5.10 点到点拓扑通用源端端接策略,如果驱动器内阻为10W，传输线特性阻抗是50W，那么端接电阻大约为40W。驱动器产生1V信号遇到50W电阻和50W
25、传输线的分压器，这样，0.5V将到达传输线。0.5V反射信号返回源端到达串联端接电阻时，往源端看进去的阻抗就是40W串联电阻加上10W内阻，即50W，不会产生反射，被完全吸收。这时在远端看到的是1V信号而没有反射。下图给出了当有和没有40W源端串联端接时，传输线远端的波形。,5.10 点到点拓扑通用源端端接策略,传输线分别有和没有源端串联端接电阻时，其远端的快速上升边的电压信号。,5.10 点到点拓扑通用源端端接策略,在源端，必须等待反射波的到来，等待的时间等于往返时间，所以串联电阻之后的源端电压将形成台阶形状。相对于信号上升时间，往返时延越长，台阶形状就持续的越长。下图给出了源端测得的电压。
26、只要在源端附近没有别的接收器接收到该台阶形状，就不会引发问题。否则就要使用其它拓扑结构和终端端接方案。,5.10 点到点拓扑通用源端端接策略,下例中，都假设源阻抗已经与传输线的特性阻抗50W相匹配。末端是直接提升，在源端反而是台阶提升！,传输线具有源端40W串联电阻，随着线长度的增加，在源端测得的100MHz时钟信号。信号上升时间为0.5ns。,5.11 短串接传输线的反射,电路板上线条常常要通过过孔区域（过孔就是传输中的瓶颈），或是要在元件密集区域布线。此时线宽必然变窄，特性阻抗变大。短传输线对信号影响的三个特性是（两外因：长度、宽度，一内因：信号的上升时间）：突变段引起的时延（TD，长度）
27、；突变段的特性阻抗（Z0，宽度）；信号的上升时间（RT，上升边）。如果时延大于上升时间，从电气上讲突变段就较长，反射系数将很大，反射系数的作用就很明显。,5.11 短串接传输线的反射,如果线条的形状造成阻抗从50W变为75W，反射系数将为0.2。下图给出了一些较长的传输线长的突变造成的反射信号和传输信号。,在传输线电路中，有一段电气上较长且均匀的突变。当突变的阻抗变化时，传输线上的反射信号和传输信号（长串接阻抗变化单因素图）。,5.11 短串接传输线的反射,阻抗突变引起了信号来回振荡，从而形成了反射噪声。这就是要设计均匀特性阻抗互连线的原因。为了保持反射噪声低于电压摆幅5%，就需要保证特性阻抗
28、的变化率小于10%，这就是为什么电路板上阻抗的典型指标为10%！,5.11 短串接传输线的反射,一段短且均匀的突变。当突变段的时延从信号上升时间的0%上升到40%时，传输线上的反射信号和传输信号。,5.11 短串接传输线的反射,在中间插入一段异变传输线时，不管在第一个界面处发生的反射如何，它总是在与第二个界面处发生的反射大小相等，方向相反，因为Z1和Z2值互换了。这样，如果突变段长度很短，来自两端的反射就可以互相抵消，对信号完整性的影响就可以忽略。如上图所示。如果突变段的时延小于信号上升时间20%，它就不会造成问题。得到相同的经验法则，可允许的阻抗突变最大长度为：,如果突变段的时延小于信号上升
29、时间20%，突变对信号质量造成的影响可以忽略。经验法则：突变段的长度（in）应小于信号上升时间（ns）。例如信号上升时间为0.5ns，则长度小于0.5in(12.7mm)的连线就不会产生信号完整性问题。,5.12 短桩线传输线的反射,传输线中常常加上分支使信号到达多个输出端。如果分支很短，称为桩线（stubs）。因为所有的反射都必须考虑，所以桩线的影响很复杂。信号离开驱动器后，遇到了分支点。这时信号遇到的是两段传输线的并联阻抗，此阻抗较低，所以产生的负反射将回到源端。另一部分信号将沿两个分支继续传播。当桩线上的信号到达桩线末端时，它将反射回分支点。然后，再从分支点反射到桩线末端，就这样在桩线上
30、来回振荡。同时，每当与分支点发生交互时，桩线中的部分信号将回到源端和远端。每个交界处都是一个反射点。,5.12 短桩线传输线的反射,决定桩线对信号影响程度的两个重要因素是信号上升时间和桩线的长度。假设桩线位于传输线的中间，并且其特性阻抗和主线的相同。图给出了当桩线长度从上升时间20%到60%时，仿真得到的反射信号和传输信号。,传输线电路中间有短桩线，而且桩线时延从信号上升时间20%到60%时，传输线上的反射信号和传输信号。,5.12 短桩线传输线的反射,一个大致的经验法则：如果桩线长度小于信号上升边的空间延伸20%，其影响可以忽略。否则它对信号质量就会有很大的影响，这时必须通过仿真来估计它是否
31、可以接受。例如，如果驱动器的上升时间是1ns，则可以使用时延小于0.2ns的桩线，其长度大约为1in。又得到一个经验法则：,Lstubmax表示桩线可允许的最大长度，单位为in；RT表示信号上升时间，单位为ns。,5.13 容性终端负载的反射,实际接收器有门输入电容（约为2pF），另外接收器封装引线与返回路径间约有1pF电容，如果传输线末端排列三个存储器件，则负载可能为10pF。信号沿传输线到达末端理想电容时，决定反射系数的瞬态阻抗将随时间变化：时域中电容的阻抗为：,5.13 容性终端负载的反射,如果信号上升时间小于电容的充电时间常数，那么最初电容器两端的电压将迅速上升，这时阻抗很小。随着电容
32、器充电，电容器两端的电压变化率dV/dt缓慢下降，这时电容器阻抗明显增大。如果时间足够长，电容器充电达到饱和，那么电容器就相当于开路。因此反射系数随时间变化。反射信号先下跌再上升到开路情形（相当于近于短路，凹下去，最终相当于开路）这个精确波形是由传输线特性阻抗、电容器电容量和信号上升时间决定。,5.13 容性终端负载的反射,下图给出了电容器分别为2pF、5pF和10pF时，仿真得到的反射信号和传输信号的波形。,对于上升时间为0.5ns的信号，当传输线电路远端容性负载的电容量分别为2pF、5pF和10pF时，传输线上的反射信号和传输信号。,5.13 容性终端负载的反射,传输电压模式的长期效果就像
33、是通过电阻向电容器充电。电容器对信号上升沿进行滤波，对接收端信号来说，它就相当于一个“时延累加器”。与RC电路充电方式非常相似，而RC电路中电容器两端的电压随时间常数的指数增加，根据这一关系，可以估计出新信号升至幅度中间值的时延增加量，即时延累加。这时的时间常数为：10%90%的上升时间与时间常数的关系为：,5.13 容性终端负载的反射,在带容性负载的传输线末端，电压的变化就是对RC的充电过程，其中C是负载的电容，R即传输线的特性阻抗Z0，则如果传输线的特性阻抗为50W，电容为10pF，则10-90充电时间约为1.1ns。如果初始信号的上升时间小于1.1ns，则传输线末端的容性负载将占主导地位
34、并决定接收端的上升时间。如果初始信号的上升时间大于10-90充电时间，该末端电容将使信号的上升时间累加上10-90充电时间。必须重视由传输线的特性阻抗和输入接收器的容性负载决定的10-90充电上升时间。当10-90RC上升时间与初始信号的上升时间相当时，远端的容性负载就对时序有明显的影响。,5.14 连线中途的容性负载反射,测试焊盘、过孔、封装引线或中途短桩线，都起着集总电容器的作用。如果在靠近线条的前端处接有接收器，信号边沿下滑会产生问题。,5.14 连线中途的容性负载反射,对于远端，第一次经过电容的传输信号并没有受到太大影响。当信号在末端发生反射后，它将向源端方向返回。这一次它到达电容器时
35、，带负值符号的部分信号将又反射回远端。这些反射回接收器的信号为负电压，使接收端信号下降形成下冲。电容量越大，阻抗越小，负反射电压越大，接收端的下冲也越大。上升时间越短，电容器阻抗越小，下冲就越大。如果对于上升时间RT，电容量Cmax勉强可以接受，这时如果上升时间减小，最大可允许的电容量也必须减小。上升时间与电容量比值的单位是欧姆，这正是时域中电容器的阻抗：,5.14 连线中途的容性负载反射,因为，如果信号是线性上升边，而且其上升时间是RT，则dV/dt等于V/RT，则电容器阻抗为：信号上升过程中，信号路径与返回路径之间好像存在一个并联阻抗Zcap，并引起反射。,5.14 连线中途的容性负载反射
36、,为了避免该阻抗造成严重问题，要求该阻抗大于传输线阻抗，即ZcapZ0，开始时，Zcap5Z0对电容器和上升时间的要求用以下公式表示：,5.14 连线中途的容性负载反射,如果特性阻抗是50W，则所允许的最大电容为：为了避免容性突变造成过量的下冲噪声，应使电容量（pF）低于信号上升时间（ns）的4倍。这一粗略的限制说明如果系统上升时间为1ns，则不会影响信号质量的容性突变约为4pF。,5.15 连线中途容性负载的时延累加,容性负载产生的第一类影响是接收端的下冲噪声。第二类影响则是远端信号接收时间的延迟和相应缓慢。因为电容与传输线如同一个RC滤波器，所以传输信号的10-90上升时间将增加，信号超过
37、电压门限50%的时间也会滞后。传输信号的10-90上升时间约为：50%处的时延累加量称为时延累加，约为：,其中：RT10-90表示信号上升时间的10%到90%，单位为ns；DT表示通过电压门限50%的时延增加量，单位为ns；Z0表示传输线的特性阻抗，单位为W。C表示容性突变，单位为nF。,系数1/2是因为传输线的前一半是电容充电，后一般则使电容放电。所以使电容充电的有效阻抗实际上是特性阻抗的1/2。,5.15 连线中途容性负载的时延累加,信号上升时间为50ps时，50W导线中的不同容性突变所引起的接收端时延增量，分别为50ps、125ps和250ps。,5.15 连线中途容性负载的时延累加,例
38、如，50W传输线中，对于2pF容性突变，传输信号的10-90上升时间约增加502pF=100ps，50%门限的时延累加约为0.5502pF=50ps，上图给出了对于三个不同的容性突变，接收端信号到达50%门限时，仿真得到的上升时间和时延。很难使测试焊盘、接插件焊盘和过孔引起的容性突变低于1pF。每1pF焊盘约增加0.5501pF=25ps时延。使用低特性阻抗（例如RAMBUS选择28W）是减小时延累加影响的一种方法。对于同样的容性突变，特性阻抗越低，时延累加就越小。,5.16 拐角和过孔的影响,两个临近的90度拐角、65mil宽的50W均匀传输线上TDR响应。原信号上升时间为50ps。,5.1
39、6 拐角和过孔的影响,任何均匀互连线中90度拐角一定会造成阻抗突变。将90度拐角变成两个45度拐角就可以减少这种影响，而使用线宽固定的弧形拐角比其它任何形状的效果要好得多。弯曲处的额外线宽是使拐角影响信号传输的唯一因素，它如同一个容性突变。正是这个容性突变引起了反射和传输信号的时延累加。,5.16 拐角和过孔的影响,如果拐角处导线的线宽固定，那么整根导线的线宽没有变化，不会产生反射。可以粗略地估计拐角处的额外金属；右图举例说明了拐角是正方形的一部分。拐角肯定小于正方形，可以把它粗略近似成一个正方形金属的一半。,拐角的额外区域可简单估计为正方形的一半相当于均匀传输线的中途挂了一个0.1pF的小电
40、容,5.16 拐角和过孔的影响,根据正方形的电容量和导线的单位长度电容，可以估计出拐角的电容量：Ccorner=0.5Csq=0.5CLw导线的单位长度电容与特性阻抗之间的关系为：从而拐角处的电容量大约估计为：,其中：CL表示单位长度电容，单位为pF/in；W表示导线的线宽，单位为in；Z0表示导线的特性阻抗；er表示介电常数。,5.16 拐角和过孔的影响,有两个临近的90度拐角、65mil宽的50W均匀传输线实测和仿真的TDR响应。源信号的上升时间约为50ps。图中基于0.2pF电容的仿真结果明显略微下移。,5.16 拐角和过孔的影响,上图对比了测量响应和中间有200fF集总电容的均匀传输线
41、的仿真响应。两者非常吻合说明了两个拐角造成的突变可以用一个200fF电容来模拟，它同200fF电容的简单模型非常接近。由此可以得到一个简单易记的经验法则：50W传输线上一个拐角的电容量（fF，10-15F）约等于两倍线宽(mil)。对于高密度电路板中线宽为5mil的典型信号线，一个拐角的电容量大约为10fF(0.01pF)，该电容产生的反射噪声如果对信号上升时间有影响，其数量级一定要在0.01/0.0043ps左右，而此电容引起的时延累加大约为0.5500.01pF=0.25ps，所以，如果信号的上升边大于10ps，那么5mil宽导线上拐角的电容量不太可能对信号完整性有很大的影响。,5.16
42、拐角和过孔的影响,过孔的影响：过孔的电容量与筒状孔壁的尺寸，以及顶层与底层的焊盘尺寸有密切的关系，其范围从0.1pF至大于1pF。任何与信号线连接的过孔都可以看作是容性突变。在高速串接中，是导线上信号质量的一个主要制约因素。,右图给出了一块10层板中15in长的均匀导线上分别有和没有通孔时，测得的TDR响应，其中导线的阻抗为58W，线宽为8mil，信号上升时间约为50ps。导线中，SMA接插件的过孔和线上通孔的电容量均为0.4pF。,5.16 拐角和过孔的影响,过孔可以近似为0.4pF电容，预测这单个过孔产生的时延累加大约为0.5500.4=10ps，下图说明信号的时延比没有过孔时多9ps，与
43、经验法则估值接近。,一个通孔和没有孔时，沿均匀传输线传播15in后的传输信号。图中过孔的时延累加为9ps。,5.17 多容性负载均匀分布有载线,如果在导线上分布了多个容性负载，而且间距小于上升边的空间延伸，则每个容性突变处引起的反射就会相互抵消。对于信号而言，当上升时间小于电容间的时延时，每个突变都是彼此独立的。当上升时间大于电容间的时延时，低阻抗区域相互交迭，导线的平均阻抗下降。在有载线上，导线单位长度电容增加，特性阻抗降低，时延变长。均匀的无载传输线，特性阻抗、时延与单位长度电容和单位长度电感之间的关系为：总时延,Z0表示无载传输线的特性阻抗，LL表示单位长度电感，单位为pH/in，C0L
44、表示无载传输线的单位长度电容，单位为pF/in，Len表示导线长度，单位为in，TD0表示无载传输线的时延，单位为ps。,5.17 多容性负载均匀分布有载线,若导线上每隔d1就有分布一个容性负载C1，则导线的单位长度分布电容从上升到C0L上升到(C0L+C1/d1)，从而导线的特性阻抗和时延变为：,其中：Z0表示无载传输线的特性阻抗，单位为W；ZLoad0表示有载线的特性阻抗，单位为W；LL为单位长度电感，单位为pH/in；C0表示无载传输线单位长度电容，单位为pF/in；C1每个分立的电容量，单位为pF；D1表示两个分立电容之间的距离，单位为in；Len为导线长度，单位为in；TD0表示无载
45、传输线的时延，单位为ps；TDLoad为有载线区域的时延，单位为ps；,5.17 多容性负载均匀分布有载线,50W导线的单位长度电容约为3.4pF/in，当附加的分布式容性负载与此值相当时，特性阻抗和时延就有明显的改变。随着导线的特性阻抗的降低，用于终端端接的电阻也应随之降低。或者采用相反的做法，在有分布式电容的区域内，通过减小线宽，使无载阻抗变大。这样最后的效果就使得有载线的阻抗接近于期望阻抗值。,5.18 感性突变产生的反射,连接到传输线上的任何串联连接都有相应的串联回路电感。所有改变信号所在层的过孔、串联终端电阻、各种接插件、每一条飞线都有一些额外的回路电感，信号把这些回路电感认为是附加
46、在传输线上的突变。如果信号路径上存在突变，则虽然信号路径与返回路径间有局部互感，回路电感也主要由信号路径上的局部自感决定。如果返回路径上存在突变，则返回路径上的局部互感就决定回路电感。对于边沿快速上升的入射信号，串联回路电感最初像是一个高阻抗元件，所以产生返回源端的正反射。,5.18 感性突变产生的反射,下图给出了在返回路径上有一小段间隙时，均匀传输线上的反射信号。,返回路径上的间隙造成感性突变时，均匀传输线上产生的TDR反射信号。信号的上升时间约为50ps。,5.18 感性突变产生的反射,上升时间为50ps的信号分别通过电感值L=0，1，5，10nH的感性突变时，在源端和接收端的信号波形。近
47、端信号的形状为非单调先上升后下降。这一特性不会造成SI问题，但应尽量避免，以免在近段造成误触发。在远端，传输信号出现过冲，并有一个时延累加。,5.18 感性突变产生的反射,按分立电感的串联阻抗（等同于串联电阻）突变上升到大于导线特性阻抗的20%为限，粗略地估算多大的电感算是太大。此时，反射信号大约为信号摆幅的10%，是可以允许的最大反射噪声。（由反射系数公式，可知20的阻抗突变引起大约10的反射系数）当信号的上升沿通过电感时，如果电感的阻抗小于特性阻抗，而且信号的上升沿是线性上升，则电感的阻抗约为：,其中：Zinductor表示电感的阻抗，单位为W；L表示电感值，单位为nH；RT表示上升时间，
48、单位为ns。,5.18 感性突变产生的反射,为了确保电感的阻抗低于导线阻抗的20%，可允许的最大感性突变约为：,其中：Z0表示特性阻抗，单位为W；Lmax表示允许的最大串联电感，单位为nH；RT表示上升时间，单位为ns。,如果导线的特性阻抗为50W，信号上升时间为1ns，则可允许的最大串联电感约为：Lmax=0.2501=10nH。,5.18 感性突变产生的反射,通过粗略的估算，50W导线上可允许最大的额外回路电感(nH)为信号上升时间(ns)的10倍。同理，如果突变处存在回路电感，为了使反射噪声不超过噪声预算，可允许的最短上升时间(ns)为电感值(nH)的1/10。如果接插件上残留5nH回路
49、电感，此接插件可使用的最短上升时间为5nH/10=0.5ns。如果信号的上升时间为0.1ns，则所有的感性突变应小于10RT=1nH。根据这个估计，就可以估算出对于同轴引线电阻和SMT终端电阻有用的上升时间。同轴引线电阻的串联回路电感约为10nH，而SMT电阻器约为2nH。为了保证反射信号不造成问题，使用同轴引线电阻时，信号的最短上升时间约为10nH/10=1ns。而对于SMT电阻，信号的最短上升时间约为2nH/10=0.2ns。,5.18 感性突变产生的反射,当信号的上升时间在亚纳秒区域内，同轴引线电阻应避免使用。当上升时间达到100ps时，应使用回路电感尽可能低的SMT电阻。或者使用集成到
50、电路板上或封装中的电阻，回路电感远小于2nH。感性突变会引起反射噪声和时延累加。若输入上升时间很短，信号的上升时间由串联电感决定，则输出传输信号的10-90上升时间约为：时延累加：,其中：RT10-90表示传输信号的10-90上升时间，ns；L表示突变处的串联回路电感，nH；Z0表示导线的特性阻抗，W；DTD表示50%处的时延累加，ns。,5.18 感性突变产生的反射,例如，10nH突变使10-90信号上升时间提高到10/50=0.2ns，累加到中间点的时延约为此值的一半，即0.1ns。下图给出了突变分别为1，5，10nH时，仿真得到的接收信号时延。,对于上升时间为50ps的信号，当感性突变分
