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1、数字电子技术基础,制作人：吴亚联湘潭大学信息工程学院,第六章 时序逻辑电路,6.1 概述,6.2 时序逻辑电路的分析方法,6.4 时序逻辑电路的设计方法,6.3 若干常用的时序逻辑电路,6.5 时序逻辑电路中的竞争-冒险现象,*6.6 用Multisim 7分析时序逻辑电路,内容提要,本章系统讲授时序逻辑电路的工作原理和分析方法、设计方法。重点内容有：1、时序逻辑电路在电路结构和逻辑功能上的特点，以及逻辑功能的描述方法；2、同步时序逻辑电路的分析方法和设计方法；3、常用中规模集成时序逻辑电路器件的应用。,时序电路的特点：具有记忆功能。,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入
2、，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。,时序电路的基本单元：触发器。,6.1 概述,一、时序逻辑电路的基本结构及特点,X:时序逻辑电路的输入信号,Q:存储电路的输出信号,Y:时序逻辑电路的输出信号,Z:存储电路的输入信号,二、时序逻辑电路的分类,电路中所有触发器的时钟输入端接同一个时钟脉冲源。,电路中没有统一的时钟脉冲源。,因此各个触发器状态变换的时间先后不一。,有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，,各触发器状态的翻转几乎是同时的。,根据输出信号的特点分为：,根据存储电路中触发器的时钟控制情况分为：,输出与输入变
3、量无关,输出与输入变量有关,由于时序电路工作时是在电路的有限个状态间按一定的规律转换的，故在现代数字电路中时序电路又称为状态机（State Machine 简称SM）或算法状态机（Algorithmic State Machine 简称ASM）。,6.2 时序逻辑电路的分析方法,一、分析步骤：,1.写三大方程；,3.确定时序逻辑电路的逻辑功能。,6.2.1 同步时序逻辑电路的分析方法,2.根据三大方程描述时序电路的状态转换表或状态转换图或时序图；,例 试分析图时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。FF1、FF2和FF3是三个主从结构的TTL触发器，下降沿动作，输入端悬空
4、时和逻辑状态1等效。,图6.2.1 例的时序逻辑电路,解：,（1）写各驱动方程式,（2）写各状态方程式,（3）写输出方程,至此，我们写出了三大方程，但是，我们并不清楚这个电路的作用！,6.2.2 时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图,一、状态转换表,状态转换表就是一个特殊的真值表，它记录的是在当前时刻的输入与当前状态下，当前的输出情况与下一时刻的状态变化情况。,二、状态转换图,反映时序逻辑电路状态转换规律及输入输出的取值关系的图形。,例6.2.2 试列出图所示电路的状态转换表。,0 0 0,0 0 1,0 0 1 0,0 1 0 0,0 1 0,0 1 1,1 0 0,1
5、 0 1,1 1 0,1 1 1,0 1 1 0,1 0 0 0,1 0 1 0,1 1 0 0,0 0 0 1,0 0 0 1,0 0 0,0,0 0 1,0,状态方程,输出方程,7进制计数器,其中Q3Q2Q1为计数状态，Y为进位,我们可以把状态转换表表示为状态转换图的形式,000,001,010,011,100,101,110,111,/0,/0,/0,/0,/0,/0,/1,/1,驱动方程,状态方程,输出方程,输入,输出,状态,时钟脉冲,CLK,例6.2.3 分析图所示电路的逻辑功能。,如何写状态转换表或图？,01/0,10/0,11/0,00/1,11/1,00/0,01/0,10/0
6、,状态转换表,状态转换图,A=0加法计数器,A=1减法计数器,电路的逻辑功能:2位二进制加减可逆计数器。,三、状态机流程图（SM图）,SM图中使用的图形符号有三种：,SM图采用类似于编写计算机程序时使用的程序流程图的形式，表示在一系列时钟脉冲作用下时序电路状态转换的流程以及每个状态下的输入和输出。,图6.2.6 SM模块举例,图电路的 SM图如图所示。,假设初始状态为000,在输入信号和时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图叫做时序图。,四、时序图,*6.2.3 异步时序逻辑电路的分析方法,1、写三大方程,驱动方程,状态方程,输出方程,例6.2.4 分析图所示电路的逻辑功能。
7、,2.分析其功能,设初态为0000,作状态转换图,可以看出这是一个异步十进制加法计数器！,3.检验其能否自动启动？,什么叫“自动启动”?,四个触发器本应有十六个稳定状态，可上图电路的状态图中只有十个状态。如果由于某种原因进入了其余的六个状态当中的任一个状态，若电路能够自动返回到计数链(即有效循环)，人们就称其为能自动启动。,6.3 若干常用的时序逻辑电路,6.3.1 寄存器和移位寄存器,寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。由于一个触发器可以存储1位信息，n个触发器就可以构成一个n位的寄存器。,一、寄存器,0 1 1 0 1 0 1 1,0 1 1 0 1 0 1 1,1 1
8、 0 1 1 0 1 1,并行输入,并行输出,0 1 1 0 1 0 1 1,0 1 1 0 1 0 1 1,0 1 1 0 1 0 1 1,1 1 0 1 1 0 1 1,1 1 0 1 1 0 1 1,8位寄存器,4位D锁存器74LS75,并行输入,并行输出,图6.3.1 74LS75的逻辑图,4位寄存器74HC175,图6.3.2 74HC175的逻辑图,CC4076：三态输出的4位寄存器,异步清0端,选通端,置数/保持端,1）LDA+LDB=1时：电路装入数据；,2）LDA+LDB=0时：电路保持状态；,二、移位寄存器,所谓“移位”，,就是将寄存器所存各位 数据，,在移位脉冲的作用下，
9、,依次向左或向右移动。,根据移位方向，常把它分成左移寄存器、右移寄存器和 双向移位寄存器三种：,根据移位数据的输入输出方式，又可将它分为下述四种电路结构：,串行输入串行输出,串行输入并行输出,并行输入串行输出,并行输入并行输出,串入串出,串入并出,一个输入端，一个输出端,一个输入端，多个输出端,并入串出,FF,FF,FF,FF,并入并出,多个输入端，一个输出端,多个输入端，多个输出端,RD,CLR,移位脉冲,CP,DI,串行输出,3,2,1,0,清零脉冲,1.四位串入-串出的左移寄存器,D0 DI,D1 Q0,D2 Q1,D3 Q2,串行输入,并 行 输 出,DO,Q,Q,D,Q,Q,D,Q,
10、Q,D,Q,Q,D,移位脉冲,CP,串行输出,3,2,1,0,设初态 Q3Q2Q1Q0 0000,0 0 0 0,0 0 0 1,0 0 1 1,0 1 1 0,1 1 0 1,0 0 0 1,0 0 1 1,0 1 1 0,1 1 0 1,1 0 1 0,DI（1101）,工作原理：,经过4个移位脉冲后，串行输入的数据，并行输出。,Q,Q,D,Q,Q,D,Q,Q,D,Q,Q,D,移位脉冲,CP,串行输出,3,2,1,0,1 1 0 1,1 0 1 0,0 1 0 0,1 0 0 0,0 0 0 0,1 0 1 0,0 1 0 0,1 0 0 0,0 0 0 0,0 0 0 0,DI（1101
11、）,经过8个移位脉冲后，串行输入的数据从Q3端串行输出。,2.四位串入-串出的右移寄存器：,D1 Q2,D2 Q3,D3 DI,D0 Q1,串行输入,四位串入-串出的左移寄存器,串行输出,在同一电路中，如何实现既能左移，又能右移?,提示：左移、右移有乘法和除法的功能！,3.双向移位寄存器的构成：,设置控制端 S，S0 时，左移；S1 时，右移。,具体电路：,集成寄存器74LS194A,74LS194A是多功能移位寄存器,右移串行输入,左移串行输入,并行置数输入端,控制端,图6.3.6 双向移位寄存器74LS194A,74LS194的工作原理,清零,Q3 Q2 Q1Q0=0000;,CP0=CP
12、1=CP2=CP3=,由逻辑图可知：,1）S1=S0=0时：,保持；,3）S1=1，S0=0时：,左移；,2）S1=0，S0=1时：,右移；,4）S1=S0=1时：,并行置数。,0,1,1,1,1,0 0,0 1,1 0,1 1,异步清零,保 持,右移(从Q0向右移动),左移(从Q3向左移动),并行置数,X,X,X,1、用2片74LS194A设计8位双向移位寄存器,DIR,DIL,其余的线，同学们自己完成！,集成寄存器74LS194的应用举例,(1)因为有7位并行输入，故需使用两片74LS194；,(2)用最高位QD2作为它的串行输出端。,2、数据传送方式变换电路,具体电路,S1 S0=01右
13、移，S1 S0=11并行输入,例 试分析图电路的逻辑功能，并指出在图所示的时钟信号及S1、S0作用下t4时刻以后，输出Y与输入M、N在数值上的关系。,1）主体电路：两片74283构成的8位并行加法器；,Y=y7 y6 y5 y4 y3y2 y1 y0=A+B=A7 A6 A5 A4A3 A2 A1 A0+B7B6B5B4B3B2B1B0,2）两片74LS194构成的8位移位寄存器，产生加数A=A7 A6 A5 A4A3 A2 A1 A0；,3）两片74LS194构成的8位移位寄存器，产生加数B=B7B6B5B4B3B2B1B0。,t1时刻:,S1=S0=1,74LS194处于并行输入状态，M和
14、N分别存入两个8位移位寄存器；,t2时刻:,M和N同时右移一位，相当于两数各乘2；,到t4时刻:,M又右移了两位，相当于M又乘4；,Y=M 8+N 2,6.3.计数器,1.计数器的功能,2.计数器的分类,异步计数器和同步计数器,加法计数器、减法计数器和可逆计数器,二进制计数器、二十进制计数器、格雷码计数器等。,记忆时钟脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。,按工作方式分：,按数字增减分：,按计数器中数字的编码方式：,按计数容量(或称模数)分：,十进制计数器、六十进制计数器,一、同步计数器,同步二进制计数器同步二进制加法计数器同步二进制减法计数器同步二进制加/减可逆计数器同
15、步十进制计数器同步十进制加法计数器同步十进制减法计数器同步十进制加/减可逆计数器同步N进制计数器,1、同步二进制加法计数器,图6.3.10 用T 触发器构成的同步二进制加法计数器,表6.3.3 图电路的状态转换表,图6.3.12 图电路的时序图,图6.3.11 图电路的状态转换图,分频器,74161,图6.3.13 4位同步二进制计数器74161的逻辑图,同步置数，,异步清零。,D3、D2、D1、D0:预置数据输入端；,EP、ET:计数使能端；,CP:脉冲输入端；,C:进位输出端,功能及原理：,（1）异步清零：,（2）同步置数：,（3）保持：,J=K=0,保持。,（4）计数：,J0=K0=1,
16、J1=K1=Q0,J2=K2=Q0 Q1,J3=K3=Q0 Q1 Q2,此时，电路为四位二进制同步加计数器。,74161的功能表：,74LS161引脚图：,2、同步二进制减法计数器,图6.3.15 用T 触发器接成的同步二进制减法计数器,图6.3.15 电路的状态转换表,3、同步二进制加/减计数器,图6.3.16 单时钟同步十六进制加/减计数器74LS191,使能控制端,异步预置数控制端,图6.3.17 同步十六进制加/减计数器74LS191的时序图,0,图6.3.18 双时钟同步十六进制加/减计数器74LS193,异步预置数控制端,异步置零端,一、同步计数器,同步二进制计数器同步二进制加法计
17、数器同步二进制减法计数器同步二进制加/减可逆计数器同步十进制计数器同步十进制加法计数器同步十进制减法计数器同步十进制加/减可逆计数器同步N进制计数器,1、同步十进制加法计数器,图6.3.19 同步十进制加法计数器电路,0,0,0,0,0,1,1,1,图6.3.20 图电路的状态转换图,74160,同步置数，,异步清零。,图6.3.21,2、同步十进制减法计数器,图6.3.22 同步十进制减法计数器电路,1,0,0,0,1,1,图6.3.23 图电路的状态转换图,3、同步十进制加/减计数器,图6.3.24 单时钟同步十进制可逆计数器74LS190的逻辑图,异步置数,二、异步计数器,异步二进制计数
18、器异步二进制加法计数器异步二进制减法计数器异步二进制加/减可逆计数器异步十进制计数器异步十进制加法计数器异步十进制减法计数器异步十进制加/减可逆计数器异步N进制计数器,1、异步二进制计数器,3位二进制异步加法计数器,异步加法计数器采取从低位到高位逐位进位的方式工作,各个触发器不同步触发。,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示,3个触发器都应接成T触发器。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿。,异步二进制加法计数器,图6.3.25 下降沿动作的异步二进制加法计数器,异步二进制加法计数器,图6.3.26 图电路的时序图,0 0 0,1
19、1 1,问题：,如何用上升沿触发的T触发器构成异步二进制加法器？,异步二进制减法计数器,3位二进制异步减法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示,3个触发器都应接成T触发器。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿。,图6.3.27 下降沿动作的异步二进制减法计数器,异步二进制减法计数器,图6.3.28 图电路的时序图,二进制异步计数器级间连接规律,计数脉冲输入到最低位触发器的CP端。,2、异步十进制计数器,图6.3.29 异步十进制加法计数器的典型电路,异步十进制加法计数器,在4位异步二进制加法计数器的基础上修改得到，使计数过程
20、跳过1010到1111这六个状态。,0,1,0,0,2、异步十进制计数器,图6.3.29 异步十进制加法计数器的典型电路,异步十进制加法计数器,在4位异步二进制加法计数器的基础上修改得到，使计数过程跳过1010到1111这六个状态。,1,1,0,0,2、异步十进制计数器,0,0,0,0,图6.3.30 图电路的时序图,集成异步十进制加法计数器-74LS290,图6.3.31 二五十进制异步计数器74LS290的逻辑图,R01 R02:,S91 S92:,清0输入端；,置9输入端；,时钟脉冲输入端；,CP0、CP1:,Q0 Q3:,计数器输出端。,74LS290：,异步十进制计数器，,异步置数，
21、异步清零。,结构：74LS290 内部含有两个独立的计数电路由1个1位二进制计数器和1个异步五进制计数器构成。又称二-五-十进制加法计数器。,模2计数器：,CP0为计数脉冲输入，Q0为输出；,模5计数器：,CP1为计数脉冲输入，Q3 Q1为输出；,8421码十进制计数器：,CP0为计数脉冲输入，CP1与Q0相连，Q3 Q0为输出。,0 0 0,0 0 0,0 0 1,0 0 1,0 1 0,0 1 0,0 1 1,0 1 1,1 0 0,1 0 0,0 0 0,8421码十进制计数器：,结论：上述连接方式形成 BCD 码输出。,74LS290的功能表,三、任意进制计数器的构成方法,(1)MN,
22、M进制计数器需要M个状态，所以要跳过N-M个状态。,反馈清零法(复位法）,同步清零,异步清零,“暂态”,反馈置数法,在计数循环中的任何一个状态置入适当的数值，从而跳过N-M个状态，得到M进制计数器。,异步置数,同步置数,“暂态”,(2)MN：,需多片N 进制计数器级联构成。,并行进位方式：构成同步计数器；,串行进位方式：构成异步计数器。,各片的CP同时接计数输入信号，低位片的进位信号作为高位片的计数使能信号。,低位片的进位信号或输出信号作为高位片的计数脉冲输入。,整体反馈清零方式：,M=NN时：,M为大于N的素数时：,各片N进制计数器级联；在M状态译出异步置零信号，将各片计数器同时清零。,整体
23、反馈置数方式：,将各片N进制计数器级联；在选定的某一状态下译出置数信号，将各片计数器同时置入适当的数据，跳过多余的状态。,1、用同步清零端或置数端归零构成M进制计数器,2、用异步清零端或置数端归零构成M进制计数器,（1）写出状态SM-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。,（1）写出状态SM的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。,异步清零、同步置数：74LS160、74LS161；同步清零、同步置数:74LS162、74LS163；异步清零、异步置数:74LS193、74LS192；只
24、具有异步置数功能：74LS190、74LS191；异步清零和异步置9功能：74LS290。,MN设计步骤,MN设计举例,例 试用同步十进制计数器74160接成同步六进制计数器。74160的逻辑图见图，它的功能表与74161的功能表（见表）相同。,74160：异步清零，同步置数。,解1：反馈清零法,0110,译码产生异步置零信号,Q3Q2Q1Q0,利用一个基本RS触发器将 或 暂存一下，从而保证置零信号有足够的作用时间，使计数器能够可靠置零。,存在的问题：,置零信号持续时间极短，置零可靠性不高。,置零信号的宽度与输入计数脉冲高电平维持时间相等。,解2：反馈置数法,74160：同步置数，异步清零,
25、译码产生同步置数信号,Q3Q2Q1Q0,C=1,进位输出,MN设计举例,例 试用同步十进制计数器74160接成百进制计数器。,M=100=1010，,所以将两片74160直接按并行进位方式或串行行进位方式连接即可。,解1：并行进位方式,图6.3.38 例电路的并行进位方式,解2：串行进位方式,低片为1001时，C=1；输入第十个计数脉冲时，C由1变为0，高片计入一个脉冲。,例 试用同步十进制计数器74160接成二十九进制计数器。,解1：整体置零方式,图6.3.40 例电路的整体置零方式,解2：整体置数方式,图6.3.41 例电路的整体置数方式,思考题,1.用74LS161构成60进制计数器。,
26、2.用74LS160构成12进制计数器。,3.试设计一个电路，同时满足下述要求：,（1）十二进制；,（2）状态循环为:,四、移位寄存器型计数器,1、环形计数器,图6.3.42 环形计数器电路,不能自启动！,能自启动的环形计数器,状态利用率太低！,2、扭环形计数器,图6.3.47 扭环型计数器电路（约翰逊计数器）,D0=f(Q0,Q1,Q2,Q3),图6.3.48 扭环形计数器状态转换图,不能自启动！,能自启动的扭环形计数器,能自启动，有效状态为2n个。,状态利用率提高了一倍！,特点：电路每次状态转换时，只有一位触发器改变状态。,*6.3.3 顺序脉冲发生器,在一些数字系统中，有时需要系统按照事
27、先规定的顺序进行一系列的操作。这就要求系统的控制部分能给出一组在时间上有定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。称产生这样一组顺序脉冲的电路为顺序脉冲发生器。,简单的顺序脉冲发生器,图6.3.51 用环形计数器作顺序脉冲发生器（a）电路图（b）电压波形图,环形计数器工作在每个状态中只有一个1的循环状态时就是顺序脉冲发生器。,用计数器和译码器构成的顺序脉冲发生器,计数器,译码器,Q0,Q1,Q2,Q3,P4=Q0 Q3,D3=Q2,D2=Q1,D1=Q0,0 0 0 0,1 0 0 0,1 0 0 0,1 1 0 0,1 1 0 0,1 1 1 0,1 1 1 0,1 1 1
28、 1,1 1 1 1,0 1 1 1,0 1 1 1,0 0 1 1,0 0 1 1,0 0 0 1,0 0 0 1,0 0 0 0,0 0 0 0,CP,Q0,Q1,Q2,Q3,P0,P1,P2,P3,P4,P5,P6,P7,P4=Q0 Q3,1,4,3,2,5,6,7,8,用中规模集成电路构成的顺序脉冲发生器,图6.3.53,*6.3.4 序列信号发生器,在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。如：00010111。这种特定的串行数字信号叫做序列信号。产生序列信号的电路称为序列信号发生器。,可用计数器和数据选择器组成的序列信号发生器，如需产生一个8位的序列信
29、号00010111（时间顺序为自左向右），则可用一个8进制计数器和一个8选1数据选择器组成，如图所示。,图,6.4 时序逻辑电路的设计方法,一、设计步骤,1.由给定的逻辑功能求出原始状态图或状态转换表；,（1）确定输入变量、输出变量及该电路应该包含的状态；,（2）画出原始状态图；,2.状态化简；,将等价的状态进行合并。,在相同的输入下，有相同的输出且向同一个状态转换,6.4.1 同步时序逻辑电路的设计方法,基于74LS161、160等中规模电路的设计；,基于触发器的设计。,3.状态编码，画出编码形式的状态图及状态表；,S2与S3等价,X=0时，Z=0,次态为S0,X=1时，Z=1,次态为S3,
30、状态编码：给简化的状态图中的每个状态制定一个二进制代码。,S2 和S3都有：,4.确定触发器的类型和个数；,5.求电路的输出方程、各触发器的驱动方程；,6.画逻辑电路图，并检查自启动能力。,n:触发器的个数,M:电路所包含的状态个数,图6.4.1 同步时序逻辑电路的设计过程,例6.4.1 试设计一个带有进位输出端的十三进制计数器。,解：1、逻辑抽象，画状态图；,2、选择JK触发器，需要4个FF；,3、画次态卡诺图,图6.4.3 Q3*Q2*Q1*Q0*/C的卡诺图,4、求状态方程和输出方程,图6.4.4 Q3*Q2*Q1*Q0*/C的卡诺图的分解,(a)Q3*,(b)Q2*,(c)Q1*,(d
31、)Q0*,(e)C,6、画逻辑电路图,5、求驱动方程,见图。,例6.4.2 设计一个串行数据检测器。对它的要求是：连续输入3个或3个以上的1时输出为1，其他输入情况输出为0。,解：1、进行逻辑抽象，画出状态转换图。,设输入变量X；检测结果为Y；,没有输入1以前的状态为S0；输入一个1以后的状态为S1；连续输入两个1以后的状态为S2；连续输入3个或3个1以上后的状态为S3。,化简后的状态转换图,状态转换表,状态转换图,M=3，故选n=2。如取触发器状态Q1Q0的00、01和10分别代表S0、S1、S2，并选定JK触发器。,图6.4.9 例6.4.2电路次态/输出（）的卡诺图,2、状态编码,3、画
32、出电路的次态和输出的卡诺图,图6.4.10 图卡诺图的分解,状态方程：,Q1*=XQ1+XQ0=XQ1+XQ0（Q1+Q1）=(XQ0)Q1+X Q1,Q0*=(X Q1)Q0,输出方程：,J1=XQ0，K1=XJ0=XQ1，K0=1,Y=XQ1,驱动方程：,3、求三大方程,4、画逻辑电路图，并检验该电路能否自动启动,补例1、试设计一序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。,解：,（1）画原始状态图：,设检测器的输入信号为X,输出信号为Z,由题意可知，电路应有4个状态：,S0:为初始状态，表示收到的输入为0时的电路状态；,S1:表示收到一个1时的电路状态；,S2:
33、表示连续收到两个1时的电路状态；,S3:表示连续收到110时的电路状态。,只有当连续输入110时，Z=1;其他情况Z=0。,画原始状态图：,S3,S2,S1,S0,0/0,1/0,1/0,0/1,0/0,1/0,0/0,1/0,（2）状态化简：,S0、S3是等效状态,（3）状态编码，画出编码形式的状态图及状态表；,3个状态，可取2位二进制代码组合中的任意3个代码来编码，可见，需要两个触发器来记忆电路状态。,若取S0=00，S1=01，S2=11，则：,00,00/0,01/0,01,00/0,11/0,11,00/1,11/0,（4）选择触发器：,选JK边沿触发器HC76。,（5）确定各触发器
34、的驱动方程及电路的输出方程：,首先，需要根据 JK 触发器的功能表，找到其驱动表。,牢记在心!,0 0 0,0 0 0,0 0 1,0 0 0,0 1 1,0 0 1,1 0 0,0 1 0,1 0 1,1 1 0,1 1 1,1 1 0,根据状态表，得到各触发器的驱动表；再由驱动表得到各驱动信号及输出信号的表达式。,（6）画逻辑电路图，并检查自启动能力：,根据驱动表，用卡诺图化简：,所以：,J1=XQ0,检查自启动能力：,上图所示计数器的Q1Q0 状态变化仅含00、01、11;,若电路为无效状态10,X=0,则次态为00，Z=1,X=1,则次态为11，Z=0,电路能从无效状态自动进入有效序列
35、，所以电路有自启动能力。但，Z的表达式应修正为：,电动机运行时要求三个绕组以 A,补例2：数字控制装置中常用的步进电动机有 A、B、C 三个绕组。,再回到 A 的顺序循环通电，,AB,B,BC,C,CA,试实现之。,设计步骤如下：,(1)根据任务要求，确定计数器的模数和所需的触发器个数。,这个任务需要六个稳定状态，,因此，确定计数器的模数为 6；,故而所需触发器的个数应当为 3。,(2)确定触发器的类型。,最常用的触发器有 D 触发器和 JK触发器，在本任务中选用 JK触发器。,(3)列写状态转换表或转换图,用三个触发器的输出端 QA、QB、QC 分别控制电动机的三个绕组 A、B、C，并以“1
36、”表示通电，“0”表示不通电。,以QCQBQA 为序排列：,A,BA,B,CB,C,CA,步进电动机绕组通电激励表(状态表）,(4)再根据所选触发器的驱动表，确定各个触发器在状态转换时对控制端的电平要求。,0 X 1 X X 0,0 X X 0 X 1,1 X X 0 0 X,X 0 X 1 0 X,X 0 0 X 1 X,X 1 0 X X 0,(5)写出各个控制端的逻辑表达式,(6)画出计数器的逻辑电路图。,最后，要对未利用的状态（约束项）进行校验，以确定设计的电路能否自起动。,QCQBQA有两个不会出现的状态：,0 0 01 1 1,校验,电路不能自启动！,当电路不能自起动时，要采取措施
37、加以解决。最简单的解决办法是：在电路开始工作时通过预置数将它置为有效循环中的某一状态。如本例中置为：QCQBQA=001。,另一种解决办法是通过修改设计过程，改变反馈逻辑结构，使电路能自起动（此处略）。,补例3：某生产工艺流程分九个阶段，如下图所示。假设各阶段的进入都受时钟脉冲的控制，试设计工艺流程的控制电路(图中画红线处表示各项工艺工作的阶段)。,根据工艺流程的要求，拟采用四个触发器，且用它们构成九进制计数器。,采用 D功能触发器(用边沿触发方式),1 0 0 0,1 1 0 0,0 1 1 0,1 1 1 0,1 0 1 0,1 0 0 1,1 1 1 1,1 1 0 1,0 1 0 0,
38、DA DB DC DD,1 1 0 0,0 1 1 0,1 1 1 0,1 0 1 0,1 1 1 1,1 1 0 1,0 1 0 0,1 0 0 1,1 0 0 0,0000、0001、0010、0011、0101、0111、1011。,QAQBQCQD有七个不会出现的状态：,D触发器 功能:,Q*=D,当约束项处理,DA:,用同样的方法，可以获得 DB、DC、DD的逻辑表达式。,得到控制端的逻辑表达式：,画逻辑电路图（略）,结论：该电路可以自动启动。,6.5 时序逻辑电路中的竞争-冒险现象,一、组合逻辑电路部分可能发生的竞争-冒险现象；（见 4.4）二、存储电路部分可能发生的竞争-冒险现象
39、。当输入信号和时钟信号同时改变，而且途经不同路径到达同一触发器时，便产生了竞争。竞争的结果有可能导致触发器误动作，这种现象称为存储电路的竞争-冒险现象。,举例说明存储电路的竞争-冒险现象,分析图中FF3：CLK3=Q1，J3=K3=Q2（Q2的变化取决于Q1)因此，当FF1由0变1时，FF3的时钟信号和输入信号同时改变，导致了竞争-冒险现象的发生。如J3K3的变化先于CLK3的上升沿的到来，则在CLK3=1的全部时间里J3和K3保持不变，就可以根据CLK3的下降沿到达时Q2的状态决定FF3是否该翻转表（a）。,CLK1,FF1,FF2,FF3,Q1,Q2,Q3,CLK2,CLK3,G1,G2,
40、1,1,图6.5.1 说明异步时序电路竞争-冒险现象的例子,10,01,K3,J3,表6.5.1 图电路的状态转换图,反之，如果Q2的变化迟于CLK3的上升沿的到来，则在CLK3=1的全部时间里J3和K3的状态可能变化，这就不能简单根据CLK3下降沿到达时Q2的状态来决定Q3的次态表（b）。,因此，存在电路的状态转换规律的不确定！,在同步时序电路中，由于所有的触发器都在同一时钟操作下动作，而在此之前每个触发器的输入信号均已处于稳定状态，因而可以认为不存在竞争现象。因此，一般认为存储电路的竞争-冒险现象仅发生在异步时序电路中。,在有些规模较大的同步时序电路中，由于每个门的负载能力有限，所以经常是
41、先用一个时钟信号同时驱动几个门电路，然后再由这几个门电路分别去驱动若干个触发器。由于每个门的传输延迟时间不同，严格地讲系统已不是真正的同步时序电路了，故仍有可能发生存储电路的竞争-冒险现象。,图（a）中的移位寄存器就是这样一个例子。由于触发器太多，所以采用分段供给时钟的方式。,图6.5.3 移位寄存器中的时钟偏移现象（a）电路图（b）时钟信号波形,如果G1和G2的传输延迟时间不同，则CP1和CP2之间将产生时间差，发生时钟偏移现象。,时钟偏移有可能造成移位寄存器的误动作。,为了提高电路的工作可靠性，防止错误移位现象，本例可以利用增加FF12的Q端与FF13的D端之间的传输延迟时间来解决。,图6
42、.5.4 防止移位寄存器错移的方法（a）接入反相器作延迟环节（b）接入延迟电容,习 题 课,2、用JK触发器设计一个按自然二进制规则变化的同步七进制加法计数器，计数规则为逢七进一，产生一个进位输出，可以附加少量的与非门。,1、分析图题1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并说明电路能否自启动。,3.用74LS290构成8421码六进制计数器。,4.试分析图题4给出的电路，说明这是多少进制的计数器，两片之间是多少进制。74LS160的功能表见表。,图题4,1、分析图题1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，
43、并说明电路能否自启动。,状态方程：,驱动方程：,输出方程:,解：（1）列三大方程,000,001,011,111,110,101,010,（2）画状态转换图:,电路为五进制计数器，能自启动。,100,（3）逻辑功能：,1,画原始状态图,2、用JK触发器设计一个按自然二进制变化的同步七进制加法计数器，计数规则为逢七进一，产生一个进位输出。,状态化简,2,状态编码,3,已经最简。,已是二进制状态。,4,选触发器，求输出、状态、驱动方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,不化简，以便使之与JK触发器的特性方程的形式一致。,比较，得驱动方程：
44、,电路图,5,检查电路能否自启动,6,将无效状态111代入状态方程计算：,可见111的次态为有效状态000，电路能够自启动。,3.用74LS290构成8421码六进制计数器。,0 0 0 0,CP,0 1 1 0,六个稳态,暂态,反馈清零法,讨论：下述接法行不行?错在何处?,注意：输出端不可相互短路！,4.试分析图题4给出的电路，说明这是多少进制的计数器，两片之间是多少进制。74LS160的功能表见表。,图题4,解：,两片74LS160级联构成100进制计数器，并在01010010时同步反馈置零，510+2+1=53进制；两片之间是10进制。,本章总结,1、时序电路的特点是：在任何时刻的输出不
45、仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。2、时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。3、时序电路的逻辑功能可用方程组、状态转换表、状态转换图、状态机流程图和时序图等几种方法来描述，它们在本质上是相通的，可以互相转换。4、时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。5、常用中规模时序电路的应用（分析、设计）。,本章重点,1、触发器构成的同步时序电
46、路的分析；2、触发器构成的同步时序电路的设计；3、中规模集成计数器的应用任意进制计数器的设计与分析。74LS160：十进制同步加法计数器，异步清零,同步置数。74LS161：四位二进制同步加法计数器，异步清零,同步置数。74LS290：二-五-十进制异步加法计数器,异步清零,异步置9。,课后习题,题6.1，题6.4，题6.7；同步时序电路分析题6.11，题6.12，题6.14，题6.17,题6.19,题6.21；MSI计数器应用题6.31，题6.33；同步时序电路设计,第六章 结 束,计数器的应用举例,例 1.数字频率计的设计。,什么叫“数字频率计”?,所谓“数字频率计”，就是用十进制数码把被
47、测信号的变化频率显示出来。,而频率的含义，是指被测信号在一秒钟内变化的次数。因此，计数器工作的时间也只能是一秒钟，这是显而易见的。,计数的结果供阅读或记录。,a.核心是计数和显示,计数器,译码和显示电路,b.频率计各个功能的协调与指挥,清零,计数,显示,则另需一个五进制计数器，其时钟周期选为一秒钟，以协调各个功能。,假设：,具体功能如下：,“自动清零”和“手动清零”。,1）自动清零：,只是在刚刚启动时人为地按动“清零”键，其后的清零功能可自动实现，无需人为再次干预。,0 0 0,0 0 1,0 1 1,1 1 1,1 1 0,1 0 0,启动清零,计数状态,显示计数结果,自动清零,2）手动清零
48、：,人为地按动“清零”键后，频率计方才开始计数和显示，并且连续显示下去，一直到再次手动清零。,0 0 0,0 0 1,0 1 1,1 1 1,手动清零,计数状态,此处开始一直显示计数结果,等待下一次的“手动清零”。,拟采用 D 触发器构成 五 进制计数器。,经设计，控制端D 的表达式为：,为使逻辑电路尽可能简单，把两种工作方式下的前四个状态设计成相同值，,这样，,设计出来的逻辑表达式就会简单得多：,经过分析和设计，结果为：,从表达式中可以看出，两者的差别较小。,2.需要译码、显示计数的结果，故该计数器需选用74LS290，为便于译码、显示，采用 8421BCD码。,3.计数器的工作时间只能是一
49、秒钟，因此需要配置门控电路，其任务是使被测信号进入计数器的时钟端的时间仅为一秒钟。,4.计数器只有在进入“自动清零”阶段时，才可使R0(1)、R0(2)控制端同时为1。,0,讨论：,为什么 Q2 端可以不起控制作用?,因为在计数器中不存在 101 状态。,0,功能说明：,2.只显示 1、2、3、9、10、11、12。,1.只计 12 个小时；,应该使用 12进制的加法计数器。,思考：,(1)计数器应该用几位?,(2)计数器的状态如何变化?,意味着:,(1)个位显示 0、9；,例 2.数字电子钟电路,(2)如何解决十位的显示要求呢？,只要用一位输出，不经过译码器而直接送到数码管的笔划 b、c。,
50、a,b,c,d,e,f,g,用五位。,与“只显示 1、2、3、9、10、11、12”的要求有关。,怎么解决这个特殊要求呢?,选用一片74LS90和一片JK触发器。,选用一片74LS90和一片JK触发器。,怎么搭配?,显然不对!,1 0 0 1 1,清零,0 0 0 1 0,0 0 1 0 0,0 0 1 1 0,0 1 0 0 0,1 0 0 0 0,1 0 0 1 0,正确!,QD=CPA,0 0 0 1 0,0 0 1 0 0,0 0 1 1 0,0 1 0 0 0,1 0 0 0 0,1 0 0 1 0,这才正确,QD=CPA,0 0 0 0,1,1,备 忘 录,QAQBQ=1 1 0,
