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1、1,状态机设计,-自动售货机,2,5.1 状态机设计相关语句,5.1.1 类型定义语句,TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型;或TYPE 数据类型名 IS 数据类型定义;,TYPE st1 IS ARRAY(0 TO 15)OF STD_LOGIC;TYPE week IS(sun，mon，tue，wed，thu，fri，sat);,TYPE m_state IS(st0，st1，st2，st3，st4，st5);SIGNAL present_state，next_state:m_state;,TYPE BOOLEAN IS(FALSE，TRUE)；,3,5.1 状态机
2、设计相关语句,5.1.1 类型定义语句,TYPE my_logic IS(1，Z，U，0);SIGNAL s1:my_logic;s1=Z;,SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围;,SUBTYPE digits IS INTEGER RANGE 0 to 9;,4,5.1 状态机设计相关语句,5.1.2 状态机的优势,1状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点；2由于状态机的结构相对简单，设计方案相对固定；3、状态机容易构成性能良好的同步时序逻辑模块；4、与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样、程序层次分明，结构清晰，易读易懂；在排错
3、、修改和模块移植方面也有其独到的好处；5、在高速运算和控制方面，状态机更有其巨大的优势。6、高可靠性。,5,5.1 状态机设计相关语句,5.1.3 状态机结构,1.说明部分,ARCHITECTURE.IS TYPE FSM_ST IS(s0，s1，s2，s3);SIGNAL current_state,next_state:FSM_ST;.,6,5.1 状态机设计相关语句,5.1.3 状态机结构,2.主控时序进程,图5-1 一般状态机结构框图,7,5.1 状态机设计相关语句,5.1.3 状态机结构,3.主控组合进程,4.辅助进程,8,状态机(State Machine)是一类很重要的时序电路，
4、是很多数字电路的核心部件，是大型电子设计的基础。状态机相当于一个控制器，它将一项功能的完成分解为若干步，每一步对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换，状态转换的过程就是实现逻辑功能的过程。,状态机设计-自动售货机,9,图1 一般状态机结构框图,10,要求：货物单价1.5元，有1元和0.5元两种硬币，每次投入一枚硬币，机器能找零。,自动售货机,11,状态机设计-自动售货机,12,1、需求分析,货物单价：1.5元两种硬币：1元或0.5元每次可投入一枚硬币可以输出货物也可能找零,投币口,找零口,出货口,自动售货机的VHDL设计。要求：,13,1、需求分析,货物单价：1.5元两
5、种硬币：1元或0.5元每次可投入一枚硬币可以输出货物也可能找零,自动售货机的VHDL设计。要求：,三种输入：,0元,0.5元,1元,五种状态,已投入0元,已投入0.5元,已投入1元,已投入1.5元,已投入2元,S0,S1,S2,S3,S4,三种输出：,无输出,有货物，无找零,有货物，并找零,00,01,10,IN1,Y,00,10,11,14,2、状态转换图,IN1,15,2、状态转换图,16,3、编程及仿真,实体,结构体,17,3、编程及仿真,IN1,CLK,Y,ZD,LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY ZD ISPORT(clk,
6、RST:IN std_logic;IN1:IN std_logic_vector(1 DOWNTO 0);Y:OUT std_logic_vector(1 DOWNTO 0);END ZD;,RST,实体,18,3、编程及仿真,结构体,19,3、编程及仿真,ARCHITECTURE be OF ZD IS BEGINreg:PROCESS(RST,clk)-时序进程 BEGIN End process;com:PROCESS(current_state,IN1)-组合进程 BEGIN End process;END be;,IF RST=1 THEN current_state=S0;ELSI
7、F rising_edge(clk)THEN current_state=next_state;END IF;,CASE current_state ISWHEN S0=WHEN S1=WHEN S2=WHEN S3=WHEN S4=END CASE;,Y=00;IF IN1=“00”THEN next_state=S0；ELSIF IN1=01 THEN next_state=S1;ELSIF IN1=10 THEN next_state=S2;END IF;,TYPE fsm_st IS(S0,S1,S2,S3,S4);SIGNAL current_state,next_state:fsm
8、_st;,20,3、编程及仿真,ARCHITECTURE be OF ZD IS TYPE fsm_st IS(S0,S1,S2,S3,S4);SIGNAL current_state,next_state:fsm_st;BEGINreg:PROCESS(RST,clk)BEGIN IF RST=1 THEN current_stateY=00;IF IN1=00 THEN next_state=S0;ELSIF IN1=01 THEN next_state=S1;ELSIF IN1=10 THEN next_state=S2;END IF;,21,WHEN S1=YYY=10;IF IN1=
9、“00”THEN next_state=S0；ELSIF IN1=01 THEN next_state=S1;ELSIF IN1=10 THEN next_state=S2;END IF;,3、编程及仿真,WHEN S4=Y=11;IF IN1=00THEN next_state=S0;ELSIF IN1=01 THEN next_state=S1;ELSIF IN1=10 THEN next_state=S2;END IF;END CASE;END PROCESS;END be;,22,3、编程及仿真,编程,23,3、编程及仿真,仿真,24,3、编程及仿真,结果分析,25,4、硬件验证测试,找零,货物,0.5元,1元,复位,硬件管脚定义,26,4、硬件验证测试,硬件测试结果,27,小结,状态机的VHDL设计模式相对固定，常用两进程，加上必要的辅助进程，有时也用单进程。状态机处理问题较复杂，应用场合不固定，因此用于实际应用时，还要根据情节调整程序。,28,实验：序列信号检测器,
