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1、第三讲 标准单元法,刘毅 2008.3.28,主要内容,集成电路的设计流程标准单元法如何设计标准单元,集成电路的设计流程1,集成电路的设计流程2,P1. 式样讨论阶段,P2. 前端设计阶段,P3. 后端设计阶段,P4. 生产封装测试阶段,启动,结束,式样讨论阶段,式样讨论阶段,启动,芯片式样讨论会,功能,时序约束,工艺，库，IP,管脚定义,封装测试方案,ASIC式样书,芯片式样Review会,ASIC测试方案报告书,前端设计阶段,前端设计阶段,HDL Code (FPGA),代码修改,HDL Code (ASIC),ASIC式样书,约束作成,约束脚本,设计环境QA与设计评估,工厂,工艺文件,单
2、元库,On site 设计环境建立 EDA工具安装调试,HDL功能验证环境建立,HDL功能仿真,逻辑综合,形式验证与STA,Netlist,DFT,形式验证与STA,前端设计Review,Gate级验证环境建立,Gate级仿真,后端设计阶段,后端设计阶段,Netlist,布局,电压降分析,布线,时钟树,寄生参数提取,信号完整性分析,天线效应修复,EM Check,LVS & DRC,后端 Review Tape out,SDF文件,后仿真验证环境建立,后仿真,SDF文件,STA,形式验证,GDSII,生产封装测试阶段,生产封装测试阶段,GDSII,MASK制作,扩散,测试向量制作,测试仪程序编
3、写,测试探针板设计制作,ASIC评价系统设计制作,Wafer测试,封装,封装测试,样片,样片评价,成品率分析,ASIC开发总结,结束,设计流程3,数字电路实现方法,全定制设计半定制设计标准单元现场可编程器件,全定制设计的特点,定义：简单说，就是全部自己做的设计。在晶体管的层次上进行每个单元的性能、面积的优化设计，每个晶体管的布局/布线均由人工设计完成。优点：可以实现性能最优和面积最优。缺点：周期长，甚至是不可能完成的。可以采用局部全定制-模块,定制电路设计,Intel 4004,Courtesy Intel,标准单元设计的进展,Intel 4004 (71),Intel 8080,Intel
4、8085,Intel 8286,Intel 8486,Courtesy Intel,标准单元,标准单元版图方法,标准单元 例,3层金属层设计。布线通道占据了很大部分的芯片面积。,新一代标准单元,7层金属层工艺设计。布线通道事实上已消失，所有的互连位于逻辑单元之上。,标准单元 例,3输入NAND标准单元(from ST Microelectronics):C = 负载电容T = 输入上升/下降时间,开发标准单元库的原因,对于全定制设计，模块的规模变得过于庞大和复杂，设计周期过长，需要加快电路和版图设计。缺乏具有手工实现复杂全定制模块设计能力的专业人员。布线金属层从1层金属增加到2层金属或3层金属
5、，易于自动布线。包括在全定制设计流程中，当构建模块以预定义的标准来实现时，模块在20个单元以上的布局布线会更加容易，而单元接口的标准化在库中就可以实现了。,基本设计思想,把人工设计好的各种成熟的、优化的、版图等高的单元电路，存储在一个单元数据库中。根据用户的要求，把电路分成各个单元的连接组合。通过调用单元库的这些单元，以适当方式把它们排成几行，使芯片成长方形，行间留出足够的空隙作为单元行间的连线通道。利用EDA工具，根据已有的布局、布线算法，可以自动布出用户所要求的IC。,标准单元方法 1980s,signals,Routingchannel,VDD,GND,标准单元方法 1990s,M2,N
6、o Routingchannels,VDD,GND,M3,VDD,GND,Mirrored Cell,Mirrored Cell,标准单元,Cell boundary,N Well,Cell height 12 metal tracksMetal track is approx. 3 + 3Pitch = repetitive distance between objectsCell height is “12 pitch”,2,Rails 10,In,Out,GND,标准单元,In,Out,GND,In,Out,GND,With silicided diffusion,With minima
7、ldiffusionrouting,标准单元,A,Out,GND,B,2-input NAND gate,棍棒图,Contains no dimensionsRepresents relative positions of transistors,In,Out,GND,Inverter,A,Out,GND,B,NAND2,C (A + B)的二种方法,X,C,A,B,A,B,C,X,VDD,GND,VDD,GND,C,A,B,X = C (A + B),B,A,C,i,j,A,B,C,Logic Graph,欧拉路径,j,VDD,X,X,i,GND,A,B,C,A,B,C,OAI22 逻辑图,
8、C,A,B,X = (A+B)(C+D),B,A,D,VDD,X,X,GND,A,B,C,PUN,PDN,C,D,D,A,B,C,D,例: x = ab+cd,如何检查版图？,设计规则检查（DRC）电学规则检查(ERC)版图与电路图的对照(LVS)后仿真,cadence软件环境,icfb,(b) To draw the layout of a P-Type TransistorDraw the P- type transistor (W/L = 3m/0.6m) similarly. The only difference (apart from the sizes) would be to
9、use pselect instead of nselect so that we get p type diffusion.The other change, or rather addition, would be put this entire device in n-well.,(5-8) Draw a transistor similar to the N transistor for the increased width of 3m following steps 1 to 3. In step 4, use pselect (orange outline) instead of nselect.,
