半导体工艺流程(讲课用)ppt课件.ppt

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1、一. 半导体相关知识二. 半导体前工序介绍三. 半导体后工序介绍,1. 半导体相关知识1. 集成时代的开始 从晶体管的发明到 大规模集成电路的广泛使用 经过了六十年发展 晶体管（1947年）大规模集成电路（ULSI） 大于1KK百万以上,2000,随着IC规模的增大，管芯面积也急速增大，迫使要采用大直径硅片，以提高产能。 84年以前使用1寸 2寸 90年4寸 目前使用8英寸（200mm）、12英寸(300mm)转变。现在6寸也没有完全普及,1992,1987,1981,1975,1965,50mm 100mm 125mm 150mm 200mm 300mm 2 4 5 6 8 12 在国内也不

2、是很普及。,2. 硅片尺寸的演化,不同尺寸的硅片从开始生产 到生产高峰 再到逐步淘汰的生命周期100mm 10年 1975年 1984年 20年150mm 在美国已经淘汰 1983年 1997年 2003年200mm 30年 1987年 2007年 2017年300mm 40年 1995年 2035年？,9年,14年 20年？,20年,40年,单晶通常采用两种制作方法：直拉法（Czochralski法） 在真空腔室内，把多晶硅放在石英坩埚中 加热到1500用0.5cmX10cm的籽晶体，逆时针旋转提拉。 可制成8寸、1-2M的晶棒。 可提纯到 99.999999999 % 纯度区熔法 此种方法

3、可以生长极高纯度的硅单晶。 但区熔生长的缺点是很难引入浓度均匀的掺杂。,多晶硅的提炼,拉单晶棒,切片,磨片倒角,刻蚀,研磨、抛光,清洗,检查,3.硅片（Wafer）的形成过程,在使用硅材料之前用过锗做为衬底Si Ge锗 是四族元素 硅14=2-8-4 锗32=2-8-18-4 ？ 选择硅作为半导体的主要材料主要依据以下四个理由：1. 硅的丰裕度 硅是地球上第二丰富的元素，占到地壳成分的25%2. 硅有更高的 溶化温度 允许更宽的 工艺容限 硅熔点：1412C 锗熔点：937C3. 更宽的工作温度范围4. 二氧化硅的自然生成 硅可以提纯到半导体制造所需要的足够高的纯度 并且消耗更低的成本 另一个

4、原因是，硅可容易形成SiO2，而SiO2是高质量稳定的绝缘材料，可以在生产工艺中起到介质的作用,硅是4 价元素 价层价电子为4个掺入 V 族元素- 磷P、砷As、锑Sb 价层中价电子为5个与硅原子结合多出1个价电子 成为导电电子，带负电，形成N型硅：掺入 III族元素- 硼B 、镓Ga 价层中价电子为3个而与硅原子结合后少一个价电子产生一个空穴，带负电，形成P型硅： PN结：,N,P,-,-,-,-,-,-,+,+,+,+,+,+,半导体（硅）的导电类型和费米能力,4. 半导体趋势,集成电路的设计和制造技术的快速发展，导致也促进了半导体生产制造新设备和新工艺的不断引入。每隔18到24个月，半导

5、体产业就引进新的制造技术。 硅片制造技术的改变受到用户需求的驱使。用户要求更快、更可靠和更低成本的芯片。要达到这些要求，芯片制造商需要在一个硅片上缩小管芯尺寸、提高芯片速度、减少功耗。 最大限度地提高芯片性能 提高芯片可靠性 追求降低芯片成本,特征尺寸的过去与将来的技术节点 1988 1992 1995 1997 1999 2001 2002 2005CD (m ) 1.0 0.5 0.35 0.25 0.18 0.15 0.13 0.10,接触孔,线宽,间距,关键尺寸,4.1 提高芯片性能和集成度4.1.1 关键尺寸（CD）,1 毫米(mm) = 1 000 微米( m ) 1 微米( m

6、) = 1000 纳米(nm),现在已经进入纳米时代,4.1.2 每块芯片上的元件数 减小一块芯片上的特征尺寸使得可以在硅片上制作更多的元件。对于微处理器，芯片表面的晶体管数可以说明通过减小CD来增加芯片的集成度。由于芯片上的晶体管数量连年极具增加，芯片性能也提高。,200,1400,1200,1000,800,600,400,1600,1997 1999 2001 2003 2006 2009 2012 年度,微处理器上的总的晶体管数，以百万为单位,总的晶体管/芯片增长,40,4.1.3 摩尔定律 1964年，戈登摩尔半导体产业先驱者和英特尔公司的创始人。 预言在一块芯片上的晶体管数量大约每

7、隔一年翻一番。 这就是业界著名的摩尔定律（后来在1975年被修正为预言没18个月翻一番）。摩尔定律在微处理器的发展上（晶体管数），是惊人的准确。,1975 1980 1985 1990 1995 2000,500251.00.1.01,100M 10M 1M 100K 10K,晶体管,年度,每秒百万条指令,关于微处理器的摩尔定律,4004,80486,8086,80386,80286,8080,Pentium Pro,本腾,4.1.4 功耗 芯片性能的另一方面是在器件工作过程中的功耗。随着器件的微型化，功耗也相应减小。这已成为便携式电子产品市场增长的一个关键性能参数。,1086420,1997

8、 1999 2001 2003 2006 2009 2012 年度,每个集成电路芯片上的功耗降低,4.1.5 提高芯片可靠性,芯片可靠性致力于趋于芯片寿命的功能的能力。技术上的进步已经提高了芯片产品的可靠性。,1972 1976 1980 1984 1988 1992 1996 2000 年度,700600500400 3002001000,长期失效目标 以百分之几为单位,芯片可靠性提高,4.1.6 降低芯片价格 半导体微芯片的价格一直持续下降。到1996年之前的近50年中，半导体芯片的价格以一亿倍的情况下降。,101011010101010,42-2-4-6-8-10,1930 1940 1

9、950 1960 1970 1980 1990 2000 年度,半导体芯片价格降低,相对值,真空管半导体器件器件尺寸 价格 10美元=1晶体管10美元=IG U盘 IG U盘 =？ 管子,标准管,微型管,双极晶体管,集成电路,MSI,LSI,VLSI,ULSI,5. 电子时代的划分,20世纪50年代： 晶体管技术20世纪60年代： 工艺技术20世纪70年代： 竞争20世纪80年代： 自动化20世纪90年代： 批量生产 21世纪： 器件进入规模时代和智能时代,半导体制造分为,前道工序（Front End）制程 晶圆处理制程（Wafer Fabrication； 简称 Wafer Fab） 管芯中

10、测（Wafer Probe）； 中测直流参数测试“在整个加工过程中每一步都含各种测试”后道工序（Back End） 制程 封装（Packaging） 成测（Initial Test and Final Test） 成测交、直流参数测试,半导体制造过程前段（Front End）制程-前工序,半导体制造对环境的要求,主要污染源：灰尘颗粒、重金属离子、 有机物残留物和钠离子等轻金属离子。超净间：洁净等级主要由 灰尘颗粒数/m3,0.1m 0.2m 0.3m 0.5m 5.0m 1级 35 7.5 3 1 NA10 级 350 75 30 10 NA100级 NA 750 300 100 NA1000

11、级 NA NA NA 1000 7,一、工艺处理制程 目前生产工艺的难点不在于我们不知道怎样做，而是在于由于受到设备限制使我们无法完成想要做的工艺,半导体制作主要是在硅片上制作电子器件（晶体管、电容、逻辑闸等）以达到一定的逻辑功能。在上述各道工艺中技术最复杂且资金投入最多的就是微处理器Microprocessor），所需工序多达数百道，加工设备也先进、昂贵，甚至上千万一台。净化厂房对温度、湿度与尘埃含量均需严格控制。 虽然生产工艺随着产品种类与所使用的技术有关；但基本工艺步骤通常是： 硅片-清洗(Cleaning)氧化(Oxidation)沉淀光刻蚀刻离子注入等多次重复的工序进行。在硅片上制作

12、晶体管、二极管、电阻，完成带有逻辑功能的集成电路的加工与制作。,二、中测 生产过程中经常要对各种样片（陪片）进行测试。 经过Wafer Fab制程后，硅片上形成数千上万个电路，一般称之为管芯或晶粒(Die)。在一般情形下，同一片硅片上制作相同的器件，但是也有可能在同一片晶圆上制作不同规格的产品。 制作完成的硅片必须使用探针台对所有管芯进行100%的直流参数测试，以测试其电气特性。不合格管芯将会被打上记号(Ink Dot），可以用磁性墨水，最后经过划片分离后吸走。此程序即称之为晶圆测试制程（Wafer Probe）。然后将管芯分割成独立的管芯去做最后的封装。,三、IC 封装制程IC封装制程（Pa

13、ckaging）： 无论采用塑封还是瓷封或金属管壳封装都是为了制作电路的保护层，避免电路受到机械性划伤或高温破坏。也有不做封装就使用的。 从环境、用途、成本考虑。 用户市场的需求,四. 半导体制造工艺分类,PMOS型,双极型,MOS型,CMOS型,NMOS型,BiCMOS,饱和型,非饱和型,TTL,IIL,ECL/CML,一 双极型工艺：A 在每个器件间要做隔离区（PN结隔离、全介质隔离及PN结、介质混合隔离） ECL （非饱和型） （不掺金） 、TTL/DTL （饱和型） 、STTL （饱和型）B 在元器件间自然隔离 IIL（饱和型）,二 MOS IC 工艺： 是根据栅工艺分类A 铝栅工艺B

14、 硅栅工艺其他分类1 、（根据沟道） PMOS、NMOS、CMOS2 、（根据负载元件）E/R、E/E、E/D,双极型集成电路 和MOS集成电路优缺点,双极型集成电路 中等速度、驱动能力强、模拟精度高、 但功耗比较大 ECL驱动电流更大CMOS集成电路 静态功耗低、电源电压范围宽、宽的输出电压幅度（无阈值损失），具有高速度、高密度潜力；可与TTL电路兼容。 但电流驱动能力低 查参数手册可以对比,Bi-CMOS工艺： 是一种双极和CMOS兼容工艺。主要用于静态随机存储器、高速电路和数模混合电路的设计。 采用两种工艺的目的主要是充分利用两种工艺各自的特点， BiCMOS工艺技术对于不同的电路设计方

15、法具有极强的适应性,典型的PN结隔离的掺金T T L电路工艺流程 硅平面工艺主要由氧化扩散掺杂三个工艺组成,一次氧化,衬底制备,隐埋层扩散,外延淀积,热氧化,隔离光刻,隔离扩散,再氧化,基区扩散,再分布及氧化,发射区光刻,背面掺金,发射区扩散,反刻铝,接触孔光刻,铝淀积,隐埋层光刻,基区光刻,再分布及氧化,铝合金,淀积钝化层,中测,压焊块光刻,晶体管横向刨面图,请大家注意后面的P 和 磷（P）是不同的！,硼 B = P磷 P = N,晶体管纵向刨面图,NPN晶体管刨面图,P硼扩散,N型埋层,光刻工艺简介： 光刻的本质是把临时电路结构复制到以后要进行刻蚀和离子注入的硅片上。 首先制作铬版掩膜版。

16、 采用光刻胶-聚合可溶解物 负性光刻胶-曝光后变得不可溶解，并硬化 正性光刻胶-曝光后变得在显影液中可软化并溶解 光刻工艺分八个步骤： 制作氧化层旋转涂胶前烘90-10030秒 对准曝光曝光后烘烤100-110显影 坚膜烘烤120-140显影检查,第一次光刻N+埋层扩散孔,1。减小集电极串联电阻2。减小寄生PNP管的影响,SiO2,要求：1. 杂质固浓度大2. 高温时在Si中的扩散系数小， 以减小上推3. 与衬底晶格匹配好，以减小应力,涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜-清洗N+扩散(P),外延层淀积,1. VPE（Vaporous phase epitaxy) 气相外延生长硅 S

17、iCl4+H2Si+HCl2. 氧化TepiXjc+Xmc+TBL-up+tepi-ox,N型外延层,N型埋层衬底,第二次光刻P+隔离硼扩散孔,在衬底上形成孤立的外延层岛,实现元件的隔离. 硼扩散,SiO2,涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜-清洗P+扩散(B),第三次光刻P型基区硼扩散孔,去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗基区扩散(B),第四次光刻N+发射区磷扩散孔,集电极和N型电阻的接触孔,以及外延层的反偏孔。AlN-Si 欧姆接触：ND1019cm-3，,去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗扩散,第五次光刻引线接触

18、孔,去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗,第六次光刻金属化内连线：反刻铝,SiO2,去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗蒸铝,CMOS工艺集成电路,CMOS集成电路工艺以P阱硅栅CMOS为例,1. 1次光刻-阱区光刻，刻出阱区注入孔,N-Si,N-Si,SiO2,生长氧化层,刻出注入孔,2。阱区注入及推进，形成阱区,N-Si,P-,3。去除SiO2，长薄氧，长Si3N4,N-Si,P-,Si3N4,4. 二次光刻-有源区光刻,N-Si,P-,Si3N4,5. 三次光刻-N管场区光刻，N管场极注入，以提高场开启，减少闩锁效应及改善阱的接

19、触。,光刻胶,6。光III-N管场区光刻，刻出N管场区注入孔； N管场区注入。,7. 四次光刻-p管场区光刻，p管场区注入， 调节PMOS管的开启电压，生长多晶硅。,8. 五次光刻-多晶硅光刻，形成多晶硅栅及多晶硅电阻,多晶硅,9. 六次光刻-P+区光刻，P+区注入。形成PMOS管的源、漏区及P+保护环。,10. 七次光刻-N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。,11. 增长PSG（磷硅玻璃） 磷硅玻璃的质量也至关重要 主要起对电路的保护作用,12. 八次光刻-引线孔光刻。,13. 九次光刻-引线孔光刻（反刻AL）。,目前所有半导体设备均采用了计算机控制，工艺参数可以

20、通过计算机程序进行调整控制。 成熟的设备完全采用了片盒对片盒操作，扩散、光刻、清洗等。 有一些设备还需要操作人员装片。但工艺控制还是有计算机来完成。,集成电路中几种电阻的产生,1. 基区硼扩散电阻,在做硼扩散工艺时，按照电阻图形做电阻。,集成电路中电阻 2,发射区磷扩散电阻,在进行磷扩散时做电阻。,集成电路中电阻 3,基区沟道电阻,集成电路中电阻 4,外延层电阻,集成电路中电阻 5,MOS中多晶硅电阻,其它：MOS管电阻,集成电路中电容1,发射区扩散层隔离层隐埋层扩散层PN电容,集成电路中电容2,MOS电容,主要制程介绍,清洗技术,光 学 显 影,光学显影是在感光胶上经过曝光和显影的程序，把光

21、罩上的图形转换到感光胶下面的薄膜层或硅晶上。 光学显影主要包含了 感光胶涂布、烘烤、光罩对准、 曝光和显影等程序。 关键技术参数:最小可分辨图形尺寸Lmin(nm) 聚焦深度DOF 曝光方式:紫外线、X射线、电子束、极紫外,蚀刻技术（Etching Technology）,蚀刻技术（Etching Technology）是将材料使用化学反应物理撞击作用而移除的技术。可以分为: 湿法刻蚀（wet etching）:湿蚀刻所使用的是化学溶液，在经过化学反应之后达到蚀刻的目的. 干法蚀刻（dry etching）:干蚀刻则是利用一种电浆蚀刻（plasma etching）。电浆蚀刻中蚀刻的作用，可能

22、是电浆中离子撞击晶片表面所产生的物理作用，或者是电浆中活性自由基（Radical）与晶片表面原子間的化学反应，甚至也可能是以上兩者的复合作用。 现在主要应用技术:等离子体刻蚀,常见湿法蚀刻技术,CVD化学气相沉积,是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（film）的一种沉积技术。 CVD技术是半导体IC制程中运用极为广泛的薄膜形成方法，如介电材料（dielectrics）、导体或半导体等薄膜材料几乎都能用CVD技术完成。,化學气相沉積 CVD,化 学 气 相 沉 积 技 术,常用CVD技术有：(1)常

23、压化学气相淀积 （APCVD）；(2)低压化学气相淀积 （LPCVD）；(3)等离子化学气相淀积（PECVD） 较为常见的CVD薄膜包括有： 二氧化硅（通常直接称为氧化层） 氮化硅 多晶硅 耐火金属与这类金属之其硅化物,物理气相淀积（PVD）,主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，由在高真空中将氩离子加速以撞击溅靶材后,可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）沉积在硅片表面。 PVD以真空、溅射、离子化或离子束等方法使純金属挥发，与碳化氢、氮气等气体作用，加热至400600（約13小时）后，蒸镀碳化物、氮化物、氧化物及硼化物等110m厚的微细颗

24、粒薄膜，PVD可分为三种技术：(1)蒸镀（Evaporation）；(2)分子束磊晶成長(Molecular Beam Epitaxy MBE)；(3)溅镀（Sputter）,物理气相沉积技术,PVD物理气相沉积技术，是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。 这样做可以让这些金属原子针对极窄、极深的结构进行沟填，以形成极均匀的表层，尤其是在最底层的部份。,离子注入（Ion Implant）,离子注入技

25、术可将掺质以离子型态注入到半导体组件的特定区域上，以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度,以穿透（注入）薄膜，到达预定的注入深度。离子注入制程可对注入区内的杂质浓度加以精确控制。基本上，此杂质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子注入之深度则由离子束能量之大小来决定。 离子注入机分： 大束流注入机和中束流注入机,化学机械研磨技术,化学机械研磨技术（化学机器磨光CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。 在CMP制程的设备中，研磨头被

26、用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。,制 程 监 控,采用线宽CD测量仪，以确保制程之正确性。 一般而言，只有在微影图案（照相平版印刷的patterning）与后续之蚀刻制程执行后，才会进行微距的量测。,光罩(刻)检测（Retical检查）,光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩必须是完美无缺，才能呈现完整的电路图像，

27、否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。 当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有 微尘粒子、断线、短路、以及其它各式各样的问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。 一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。,铜线工艺,在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流。由于铜的电

28、阻值比铝还小，因此可在较小的面积上承载较大的电流。让厂商得以生产速度更快、电路更密集，且效能可提升约30-40的芯片。亦由于铜的抗电子迁移（电版移民）能力比铝好(活跃)，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术。包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。,晶圆制程中测量和缺陷检查集成电路测量学是测量制造工艺的性能以确保达到质量规范标准的一种必要的方法。 需要三个条件：样片、测量设备和分析数据。常用的仪器有： 通用仪器有：四探针方块电阻测量仪 椭偏仪：非破坏、非接触的光学测量仪器 测量透明的薄膜 光学显微镜：

29、X射线薄膜厚度测量仪：台阶仪；C-V测试仪；膜厚测量仪等。,扫描电镜 膜厚测量仪 晶园测量仪 光刻对位测量仪 台阶仪CV测试仪表面电荷分析仪 椭偏仪,半导体制造过程-后工序,后段（Back End） 封装（Packaging）：IC封装依使用材料可分为陶瓷（ceramic）及塑料（plastic）两种，目前商业应用上则以塑料封装为主。 以塑料封装中压焊接合为例，其步骤依序为 晶圆划片（die saw） 上芯（diemount / die bond） 焊线（wire bond） 封塑（mold） 切筋成型（trim / form） 打印（mark） 电镀（plating）及检验（inspecti

30、on）等。测试制程（Initial Test and Final Test）,1 晶片划片（Die Saw）,硅片划片是把前工序加工完成的晶圆上管芯 采用划片机进行高精度切割。 采用0.2微米工艺技术生产，在八寸硅片上可制作近600个以上的64MDROM。 要进行划片，首先必须进行硅片贴膜，再送至晶片划片机上进行划片。之后管芯依然排列在胶带上，而框架的支撑避免了胶带的皱折与管芯与管芯之间相互碰撞。,2. 上芯（Die Bond）,上芯的目的是采用银浆（epoxy）将管芯粘贴固定在导线框架上粘住固定。 上芯成之后框架则由传输设备送至弹夹（magazine）內，以送至下一道工序进行压焊。 管芯与管

31、脚框架依靠金丝连接。,3 压焊（Wire Bond）,最后采用压焊台将管芯的压焊点采用金丝、铝丝或铜丝与框架压点外拉出管脚（Pin），称之为压焊，作为与外界电路连接之用。,4. 封装（Mold）,塑封的主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能夠手持之形体。其过程为将导线架置于框架上並預熱，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。,5. 切筋/成形（Trim /Form）,切筋的目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除（dejunk）。成形之目的則是將外引脚压成各种预先设计好的形狀 ，以便于装置在电路板上

32、使用。剪切与成形主要由一部种压机配上多套不同制程模具，加上进料及出料机构所組成。,6. 打印（Mark）,印字是将字体打印在封装好的器件表面。其目的在于注明商品之規格及制造厂家的信息。 通常使用激光打标和油墨达标。,7 检验（Inspection）,1、尺寸检测：投影仪2、透视机：X-RAY。3、超生波扫描：C-SAM4、开短路测试。5、功能测试。6、高低温循环实验。7、高压蒸煮实验。8、回流焊。9、易焊性实验。10、引线的拉力试验 外观项目检查包括諸如：外引脚之平整性、共面度、腳距、印字是否清晰及胶体是否有損傷等的外观检验。,硅器件失效机理,1 氧化层失效：针孔、热电子效应2 层间分离：AL

33、-Si、Cu-Si合金与衬底热膨胀系数不匹配。3 金属互连及应力空洞4 机械应力5 电过应力/静电积累6 LATCH-UP 闩锁效应。 7 离子污染,典型的测试和检验过程,1。芯片测试（wafer sort）2。芯片目检（die visual）3。芯片粘贴测试（die attach）4。压焊强度测试（lead bond strength）5。稳定性烘焙（stabilization bake）6。温度循环测试（temperature cycle）7。离心测试（constant acceleration）,8。渗漏测试（leak test）9。高低温电测试10。高温老化（burn-in）11。老化

34、后测试（post-burn-in electrical test）,芯片封装简介,一、DIP双列直插式封装,DIP(DualInline Package) 绝大多数中小规模集成电路(IC) 其引脚数一般不超过100个。 DIP封装具有以下特点：1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。2.芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种 封装形式，缓存(Cache)和早期 的内存芯片也是这种封装形式。,Through-Hole Axial & Radial,DIP(雙列式插件)Use(用途):Dual-Inline-PackageClass l

35、etter (代號):DependValue Code(單位符號):Making on componentTolerance(誤差):NoneOrientation(方向性):Dot or notchPolarity(极性):None,Through-Hole Axial & Radial,SIP(單列式插件)Use(用途):Single-Inline-Package for resistor network or diode arraysClass letter (代號):RP, RN for resistor network, D or CR for diode array.Value C

36、ode(單位符號): Value may be marked on component in the following way. E.g. 8x2k marking for eight 2K resistors in one resistor network.Tolerance(誤差):NoneOrientation(方向性): Dot, band or number indicate pin 1Polarity(极性):None,Surface Mount Component (表面帖裝元件),Surface Mount Component (表面帖裝元件),PLCCDescription

37、:Small Outline Integrated Circuit (SOIC)Class letter:U, IC, AR, C, Q, RLead Type :J-lead # of Pins:20-84 (Up to 100+) Body Type:PlasticLead Pitch:50 mils (1.27 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,Surface Mount Component (表面帖裝元件),MELF(金屬電极表面連接元件)Descript

38、ion(描述):Metal Electrode Face (MELF) have metallized terminals cylindrical body. MELF component include Zener diodes, Resistors, Capacitors, and Inductors.Class letter:Depends on component typeValue Range:Depends on component type Tolerance:Depends on component type Orientation:By polarityPolarity:Ca

39、pacitors have a beveled anode end. Diodes have a band at the cathode end.,二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装,QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯

40、片，如果不用专用工具是很难拆卸下来的。PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。QFP/PFP封装具有以下特点：,Surface Mount Component,PQFPDescription:Plastic Quad Flat PackClass letter:U, IC, AR, C, Q, RLead Type :Gull-wing # of Pins:44 and up Body Type:PlasticLead Pitch:12 mils (0.3 mm) to 25.

41、6 mils (0.65 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,Surface Mount Component,QFP (MQFP)Description:Quad Flat Pack (QFP), Metric QFP (MQFP)Class letter:U, IC, AR, C, Q, RLead Type :Gull-wing# of Pins:44 and up Body Type:Plastic (Also metal and ceramic)Lead P

42、itch:12 mils (0.3 mm) to 25.6 mils (0.65 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,BGA球栅阵列封装,当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。,三、PGA插针网格阵列封装,PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引

43、脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：1.插拔操作更方便，可靠性高。2

44、.可适应更高的频率。,四、Surface Mount Component,BGADescription:Ball Grid Array: PBGA Plastic BGA, TBGA Tap BGA, CBGA Ceramic BGA, CCGA Ceramic Column Grill ArrayClass letter:U, IC, AR, C, Q, RLead Type :Ball Grid (Column Grill for CCGA) # of Pins:25 - 625 Body Type:Plastic, metal or ceramicLead Pitch:1.5 mm to

45、 1.27 mm (50 mils)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,63Sn-37Pb,五、CSP芯片尺寸封装,随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。,六、MCM多芯片模块,为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可

46、靠性的芯片，在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM(Multi Chip Model)多芯片模块系统。 也可以做成厚膜电路、混合电路或二次集成，不仅包含器件，还可以集成很多元件如电感、电容、晶振等等。,微处理器发展年表,90纳米对半导体厂商来说，是更加尖端的技术领域，过去工艺都以“微米”做单位，微米(mm)是纳米(nm)的1000倍。 我们常以工艺线宽来代表更先进的半导体技术。 如0.25微米、0.18微米、0.13微米，0.13微米以下的更先进工艺则进入了纳米领域。,参考图书：半导体制造技术 美 Michael Quirk Julian Serda 2. 微电子制造科学原理与工程技术 美 Stephen A. Campbell3. 集成电路封装技术李可为著,Best Wish For You,结束,