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2、行了仿真和测试，结果符合设计要求。 关键词：分频器；占空比；脉冲剔除 引言。随着数字电子系统设计的不断发展，系统的规模越来越大，系统内的时钟也变得越来越复杂，这就对时钟脉冲提出了更高的要求。通常系统内部的各种时钟信号是通过内部分频器获得的。分频器按分频系数可分为2n幂整数分频、任意整数分频和小数分频。系统内部的时钟信号一般可由整数分频实现1，锁相环等电路需要小数分频2，半整数分频（特殊的小数分频，3.5，4.5，5.5……）在雷达脉冲信号中有广泛应用3。 N分频器通常是利用N计数器来实现的，也可以采用周期插入的方法1，为了获得50%的占空比，奇数分频时需预先对时钟脉
3、冲进行倍频4，也可以采用双边沿触发器构成的双边沿计数器实现5。 本文给出了一种新的对半周期进行计数方法，它以N计数器为核心，配合时钟反相电路，可配置成分频系数为2N、2N-1，且占空比为50%的分频器，也可配置实现占空比为 （K为分频系数）的半整数分频器。 1 设计原理 对于2N分频，可以方便的用模N的计数器与一个 触发器（二分频器）来简单实现50%占空比的分频输出。而对于2N-1的奇数分频，为了获得50%占空比的输出信号，可以采用触发前移半个周期的方式来剔除半个脉冲周期，我们称这种方法为脉冲剔除法。 在计数器计到第N个脉冲时，只计数半个脉冲宽度，即把触发时刻前移半个周期，这样就可以得到半周期
4、为N-0.5时钟的分频信号了，图1给出了五分频(N=3)的波形示意图。 计数器触发边沿前移可以通过时钟信号反相来实现，时钟信号CP与反相控制信号Q的异或： ，当Q=1时，即时钟反相。 对于奇数分频，当N计数器进位时，需对时钟CP进行反相，所以反相控制信号Q可以由以下状态方程式给出：（1） 若要实现半整数分频，可以在上述2N-1分频的基础上把2N-1输出信号的2个边沿均向前移动半个周期，如图2所示。这样输出信号的周期变为： 即N-1-0.5分频，实现占空比为 若要实现2N-0.5的分频，可在2N分频的基础将输出脉冲的2个边沿前移半个CP时钟周期，即可实现。 综合前述，利用脉冲周期剔除法可实现分频
5、系数K=2N-Odd-Half×0.5(N = 2、3、4…，Odd = 0、1，Half = 0、1)的50%占空比整数分频或 占空比的半整数分频。 2 电路实现 从脉冲周期剔除法原理可知，整数分频电路（q=50%）由一个模N计数器、 触发器、时钟反相控制电路及一个用于反相的异或门等构成。电路的原理框图如图3所示。 图3中，反相控制电路的逻辑关系由式（1）给出，模N计数器采用模可变计数器通过外部控制来实现，或采用可配置计数器通过配置字来实现。该分频器可以方便地用VHDL等硬件描述语言来描述，并综合下载到FPGA/CPLD上来实现。 考虑到半整数分频的情况，我们可以在
6、上述整数分频基础上，适当改变时钟反相控制电路，增加半整数分频控制端（Half），使电路实现任意整数、半整数分频，分频系数为：2N-Odd-Half×0.5，利用异步电路实现的反相控制电路逻辑图见图4。 3 分频器的仿真与测试结果 根据图3的电路结构和图4的控制电路，用VHDL编制了最大分频系数为6（计数器模N=3）的分频电路。以Flex10K10为目标芯片，利用MaxPlus进行了综合和仿真，5.5分频时的仿真结果见图5，时序分析结果表明电路可工作在30MHz的频率下。 把整个分频电路配置到Flex10K10芯片中，在12MHz输入信号下，进行整数和半整数分频测试，分频输出波形如图
7、6所示。图6中给出了分频系数为6，5.5，5，4.5的分频结果，它与设计要求是相吻合的。仿真和实测结果表明分频器的设计方法是正确的。 结论 本文讨论了一种可以实现整数和半整数分频电路的设计方法，即脉冲剔除法，采用脉冲剔除的方法可以实现占空比为50%的整数分频和最接近50%占空比的半整数分频。给出了N3的分频电路设计，并以Flex10K10为目标芯片进行了仿真和测试，结果完全符合设计要求。在一些特殊的场合，这种占空比为50%或接近50%的整数、半整数分频电路是很重要的。 参考文献 1张多利. 李丽. 高明伦等. 可配置非幂方分频器的全新设计方法J. 电子学报，2002.8：1250-1251 2
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