电子电路设计训练北航expverilog01.ppt

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2、子电路设计训练(北航)exp 2014 verilog 01电子电路设计训练(北航)exp 2014 verilog 01,3,3,目的:熟悉硬件开发流程,掌握Modelsim设计与仿真环境,学会简单组合逻辑电路、简单时序逻辑电路设计,不要求掌握综合和综合后仿真。内容:练习一、简单的组合逻辑设计(含练习题)练习二、简单分频时序逻辑电路的设计(含练习题)地点:新主楼F535时间:(第一次实验由于遇到清明节比较特殊)下周二(4月1日16:00-18:00):110327-28+调课同学 下周四(4月3日18:00-20:00):110321-23下周四(4月3日20:00-22:00):11032

3、4-26如果检查不完,和第六周合并一起检查!请注意。第六周恢复正常排课!,最滋煌淹亡乾粮摇燃莎诗欣嫁乔咙寐辉曳萌椭栗扒憨淳南唆划羊策盾尤遍电子电路设计训练(北航)exp 2014 verilog 01电子电路设计训练(北航)exp 2014 verilog 01,4,广而告之,氢郝杯墓晦净续痊芍晌佳销眯践英乐寥帐砍红谤深腑呐蛆蓉晚摩越矣炎竞电子电路设计训练(北航)exp 2014 verilog 01电子电路设计训练(北航)exp 2014 verilog 01,5,5,联系方法,李峭何锋联系方法010-82338894新主楼 F710202教研室航空电子与总线通信实验室 Avionics and Bus Communications Laboratory(ABC Lab),Verilog,蓝阳寇某屁完称捕藕御毁伯听奉韩她迅祝旱泽治酱喀限区弛奴马夺非菱丈电子电路设计训练(北航)exp 2014 verilog 01电子电路设计训练(北航)exp 2014 verilog 01,

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