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1、第5章 EDA实验开发系统,5.1 GW48型EDA实验开发系统原理与使用介绍5.2 GW48实验电路结构图5.3 GW48系统结构图信号名与芯片引脚对照表5.4 GW48型EDA实验开发系统使用示例,5.1 GW48型EDA实验开发系统原理与使用介绍,5.1.1 系统主要性能及特点(1)GW48系统设有通用的在系统编程下载电路，可对Lattice、Xilinx、Altera、Vantis、Atmel和Cypress世界六大PLD公司各种isp编程下载方式或现场配置的CPLD/FPGA系列器件进行实验或开发。其主系统板与目标芯片板采用接插式结构，动态电路结构自动切换工作方式，含可自动切换的12
2、种实验电路结构模式。,(2)GW48系统基于“电路重构软配置”的设计思想，采用了I/O口可任意定向目标板的智能化电路结构设计方案。利用在系统微控制器对I/O口进行任意定向设置和控制，从而实现了CPLD/FPGA目标芯片I/O口与实验输入/输出资源可以各种不同方式连接来构造形式各异的实验电路的目的。(3)系统除丰富的实验资源外，还扩展了A/D、D/A、VGA视频、PS/2接口、RS232通信、单片机独立用户系统编程下载接口、48 MHz 高频时钟源及在板数字频率计。在上面可完成200多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与开发项目，从而能使实验更接近实际的工程设计。,图.1
3、GW48实验开发系统的板面结构图,5.1.2 系统工作原理 图.1为GW48系列EDA实验开发系统的板面结构图，图5.2为GW48系统目标板插座引脚信号图，图5.3为其功能结构模块图。图5.3中所示的各主要功能模块对应于图5.1的器件位置恰好处于目标芯片适配座B2的下方，由一微控制器担任。其各模块的功能分述如下。,图5.2 GW48系统目标板插座引脚信号图,图5.3 GW48实验开发系统功能结构图,(1)BL1：实验或开发所需的各类基本信号发生模块。其中包括最多8通道的单次脉冲信号发生器、高低电平信号发生器、BCD码或8421码(十六进制)信号发生器。所有这些信号的发生主要由BL6主控单元产生
4、，并受控于系统板上的8个控制键。(2)L5：CPLD/FPGA输出信息显示模块，其中包括直通非译码显示、BCD码7段译码显示、8421码7段译码显示、两组8位发光管显示、十六进制输入信号显示指示、声响信号指示等。同样，所有这些显示形式及形式的变换皆由BL6转换和独立控制。,(3)在BL6的监控程序中安排了多达11种形式各异的信息矢量分布，即电路重构软配置。由此可见，虽然GW48系统从硬件结构上看，是一个完全固定下来的实验系统，但其功能结构却等同于11套接口迥异的实验系统(参见第5.2节)。(4)BL3：此模块主要是由一目标芯片适配座以及上面的CPLD/FPGA目标芯片和编程下载电路构成。通过更
5、换插有不同型号目标器件的目标板，就能对多种目标芯片进行实验。,(5)BL6使GW48系统的应用结构灵活多变。实际应用中，该模块自动读取BL7的选择信息，以确定信息矢量分布。实验前，可根据实验类型，以及所需的CPLD/FPGA目标芯片的I/O接口位置，从15张实验电路结构图(第5.2节)找到相适应的实验系统功能结构，并将该图的编号键入BL7，系统即进入了所需要的接口和实验模式。,5.1.3 系统主板结构与使用方法 如前所述，GW48系统的电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因此，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在控制器的控制下将发
6、生很大的变化。采用这种“电路重构软配置”设计方案的目的有三个：适应更多的实验与开发项目；适应更多的PLD公司的器件；适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法的说明如下。,(1)SWG9/SW9：图5.3的BL7主要由图5.1上的SWG9和SW9构成。通过它的选择，能使实验板产生10种不同的实验结构。控制方法如下：实验前，根据某一实验对FPGA/CPLD目标芯片的接口需求，在5.2节的15张实验电路结构图中选择一种适用的结构，例如选择了图5.8，需按动系统板上的SW9键，直至数码管SWG9显示3，于是系统即进入了图5.8所示的实验电路结构。但当SWG9显示为A时，
7、系统板即变成一台数字频率计，测频输入端为系统板右下角的JP1B插座，测频范围为1 Hz500 kHz。,(2)B2：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片将有不同的适配座。可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商的所有具备isp下载功能的CPLD和FPGA。目标板上的芯片引脚由“I/Ox”或单纯输入引脚表示，其中的x为I/O口的序号，它们又对应各自的引脚序号。如ispLSI1032E的“I/O25”对应第54引脚，而XCS05的“I/O25”则对应第37引脚(参见5.3节)，其他公司不同的芯片也对应不同的引脚数。但是，GW48系统板上只有一对目标板插座(
8、图5.2)，如何适应不同公司的不同的CPLD/FPGA目标芯片呢？方法是如图5.2那样，将系统板上的两条共78芯的目标板插座CON1/CON2与目标芯片引脚相连的端口定义为PIOx或CLOCKx，而使它们又对应于5.2节的实验电路结构图上的PIOx引脚。,然后将此目标板插座上的信号名与不同的FPGA和CPLD芯片的引脚信号列出对照表(5.3节)。例如，对于一块插有ispLSI1032E的目标板，在实验中，此芯片的I/O57(2引脚号)将与系统板定义的CLOCK9相连，CLOCK9又恰好与系统板右下方(图5.1)的高频组时钟信号相接。于是，对于不同的适配座上目标芯片的引脚号将与主系统板上的适配引
9、脚PIOx和CLOCKx有不同的对应关系。第5.3节列出了10种芯片对系统板引脚的对应关系，以利在实验时经常查用。,(3)J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上进行调试测试。为了避免由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48系统设置了一对在线编程下载接口座J3A和J3B。图5.2列出了此接口座的连接信号，此接口插座可适用于不同PLD公司的FPGA/CPLD的配置和编程下载，具体的引脚连接方
10、式可参见表5.1。J3B在目标芯片适配座上，J3A在主系统板上。只要用一根系统附带的通信线就能用自己系统上的目标芯片进行在线编程了，从而可直接感受在系统(ISP)，或现场可编程(FPGA)的巨大优越性。,表5.1 在线编程座各引脚与不同PLD公司器件编程下载接口说明,(4)J2：为并行通信接口，通过通信线与微机的打印机口相连。EDA软件的下载控制信号和CPLD/FPGA的目标码将通过J2接口，完成对B2上的目标芯片的编程下载。编程电路模块能自动识别目标芯片适配座上不同PLD公司的CPLD/FPGA芯片及其下载方式，并作出相应的下载适配操作，这为实验和系统开发带来极大的方便。此外应注意，下载结束
11、后，一般不必拔下并行口的插头，目标芯片也能正常工作。但在刚开机后，由于PC机的并行口复位电平与各公司芯片下载电平的不一致，将会影响芯片的工作。,(5)键18：为实验信号控制键，它的功能及其与主系统的连接方式随SW9的模式选择而变，使用中需参见5.2节。(6)数码18/D1D16：前者是LED数码显示器，后者是发光管，它们的显示方式和连线形式也与SW9的输入码有关，使用中也需参见5.2节。,(7)JP1A/JP1B/JP1C：为时钟频率选择模块。通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于JP1C，同时只能插一个短路帽，以便选择输向CLOCK0的一种频率。由于CLOCK0可选
12、的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。JP1B分三个频率源组，即如系统板所示的高频组、中频组和低频组，它们分别对应三组时钟输入端。例如，将三个短路帽分别插于JP1B座的2 Hz、1024 Hz和12 MHz，而另三个短路帽分别插于JP1A座的CLOCK4、CLOCK7和CLOCK8，这时输向目标芯片的三个引脚CLOCK4、CLOCK7和CLOCK8分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说，通过JP1A/B的组合频率选择，最多只能提供三个时钟频率。,(8)目标芯片的声讯输出S1：可以通过在
13、JP1B最上端是否插短路帽来选择是否将扬声器接到目标芯片的SPEAKER(图5.2)口上，即PIO50。如对于ispLSI1032，此口对应其I/O50(PIN5)，对于FLEX10K，对应CLRn(PIN3)。(9)J7：为PS/2接口。通过此接口，可以将PC机的键盘或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验。连接方式参见“结构图NO.5B”(图5.16)。,(10)J6：J6为VGA视频接口，通过它可完成目标芯片对VGA显示器的控制。比如使目标芯片向VGA显示器输出一个标准的VGA显示信号。连接方式参见“电路结构图NO.2”(图5.7)。(11)EU3：单
14、片机接口电路，它与目标板的连接方式也已标于主系统板上。连接方式可参见“实验电路结构图NO.5B”(图5.16)。注意：平时不能插单片机，以防冲突。,(12)J8/B8：J8为RS-232串行通信接口，B4是其接口电路，此接口电路是为单片机与PC机通信准备的。当目标板上FPGA/CPLD器件需要直接与PC机进行串行通信时，可参见“实验电路结构图NO.5B”(图5.16)，用两根短线短接主板上的“单片机系统”座上的两对孔。例如希望PC机串口的RXT和TXT分别与系统上的目标器件的PIO29和PIO30相接，则可将此20个PIN座的PIN2与PIN18、PIN3和PIN17分别短接。,(13)EU2
15、/AOUT/JP2：EU2为D/A转换接口电路。利用此电路模块，可以完成目标板芯片与D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅5.2节的“实验电路结构图NO.5C”(图5.17)，PIO2431D0D7，PIO38WR。D/A的模拟信号的输出接口是AOUT。JP2为转换方式和输出方式选择座。如系统板于JP2处所示：当短路“D/A锁存”时，则D/A的信号WR将受PIO36信号的控制，完成数据锁存的输入方式；当短路“D/A直通”，则D/A的信号WR不受PIO36信号的控制，数据将直通输入；当短路“0 to+5”时，D/A的模拟输出幅度处于0+12 V间；当分别短路“-5 to+”
16、时，D/A的模拟输出幅度处于-12 V+12 V间：当分别短路“滤波0”与“滤波1”时，D/A的模拟输出将获得不同程度的滤波效果。另外需注意，进行D/A接口实验时，需要接上12 V工作电源，插座在主板的左上角，请注意极性。,(14)ADC0809/AIN0/AIN1：外界模拟信号可以分别通过系统板左下侧的两个输入端AIN0和AIN1进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作，并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需
17、参阅5.2节的“实验电路结构图NO.5A”(图5.15)的有关0809与目标芯片的接口方式，同时仔细了解系统板上的接插方法以及有关0809工作时序和引脚信号功能方面的资料。注意：不用0809时，需将左下角JP2的“A/D禁止”用短路帽短接。,(15)JP2(左下角座)：它们的接口方式是：D0D7PI01623，Addr.PIO32A25，PIO33ALE(22)，PIO34START(6)。若将插座JP2的“A/D使能”短路、A/D禁止开路，则有PIO35ENABLE(9)；使“A/D使能”开路、“A/D禁止”短路，则使0ENABLE(9)，表示禁止0809的工作，使它的所有输出端为高阻态。若
18、将插座JP2的“转换结束”短路，则使PIO36EOC(7)，由此可使目标芯片对ADC0809的转换状态进行测控。,(16)VR1/AIN1：VR1电位器，通过它可以产生0+5 V幅度可调的电压，其输入口是0809的IN1(与外接口AIN1相连，但当AIN1插入外输入插头时，VR1将与IN1自动断开)。若利用VR1产生被测电压，则需使0809的25脚置高电平，即选择IN1通道。,(17)AD574A：就一般的工业应用来说，AD574A属高速高精度A/D器件，应用十分广泛。对于GW48-C附有一个AD574A插座。主板上已接成双极性输入方式，信号输入口是AIN0。AD574A内置有10 V精密参考
19、电压源，输入采样电压范围是-10 V+10 V，精度12位，最高位是符号位，转换速度20 s(AD574)或10 s(AD1674)。接线方式如表5.2所示。使用时，需将系统板上的两个3针座J10短路帽靠右插，J11短路帽靠左插，以使PIO33与STATUS(PIN28)及AD574的CE(PIN6)与VCC相接。注意：用AD574时要接-12 V电压；不用AD574时应将J10、J11的短路帽还原。使用前需参阅有关AD574的工作时序和引脚信号功能方面的资料。,表5.2 GW48-C系统上AD574/1674引脚端口与目标器件引脚连接对照表,(18)AIN0的特殊用法：系统板上设置了一个比较
20、器电路，主要由LM311组成。若与D/A电路相结合，可以将目标器件设计成逐次比较型A/D变换器的控制器件。(19)SW10：系统复位键。此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机AT89C2051的复位端相连。因此，可兼作单片机的复位键。,(20)J4：48/50 MHz高频时钟源。为了充分利用FPGA和CPLD的高速特性，可以用一根线将J4处的“高频时钟源”插座的一端与“时钟频率选择”插座JP1A左排的一端相连，但要拔去相应的短路帽。(21)CON1/2：目标芯片适配座B2的插座，在目标板的下方。两条插座的78个插座的连接信号如图5.2所示，此图为用户对实验开发系统作二
21、次开发提供条件。,5.2 GW48实验电路结构图,5.2.1 实验电路信号资源符号图说明 结合图5.4，以下对实验电路结构图中出现的信号资源符号功能作出一些说明。(1)图5.4(a)是十六进制7段全译码器，它有7位输出，分别接7段数码管的7个显示输入端：a、b、c、d、e、f和g。它的输入端为D、C、B、A，其中，D为最高位，A为最低位。例如，若所标输入的口线为PIO1916，表示PIO19接D，18接C，17接B，16接A。,(2)图5.4(b)是高低电平发生器，每按键一次，输出电平由高到低或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。(3)图5.4(c)是十六进制
22、码(8421码)发生器，由对应的键控制输出4位二进制构成的1位十六进制码，数的范围是00001111，即H0HF。每按键一次，输出递增1，输出进入目标芯片的4位二进制数将显示在该键对应的数码管上。,(4)直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。以图5.7为例，图中所标PIO46PIO40接g、f、e、d、c、b、a表示PIO46PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。(5)图5.4(d)是单次脉冲发生器，每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20 ms。,(6)实验电路结构图N0.5、NO.5A、NO.5B、NO
23、.5C是同一种电路结构，只不过是为了清晰起见，将不同的接口方式分别画出而已。由此可见，它们的接线有一些是重合的，因此只能分别进行实验，而实验电路结构图模式都选5。(7)图5.4(e)是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为低电平。此键的功能可用于手动控制脉冲的宽度，具有琴键式信号发生器的实验结构图是图5.8。,图5.4 实验电路信号资源符号图,5.2.2 各实验电路结构特点与适用范围简述(1)结构图NO.0(图5.5)：目标芯片的PIO16PIO47共8组4位二进制码输出，经译码器可显示于实验系统上的8个数码管。键1和键2可分别输出两个4位二进制码。一
24、方面这4位码输入目标芯片的PIO11PIO8和PIO15PIO12，另一方面，可以观察发光管D1D8来了解输入的数值。例如，当键1控制输入PIO11PIO8的数为HA时，则发光管D4和D2亮，D3和D1灭。电路的键8至键3分别控制一个高低电平信号发生器向目标芯片的PIO7PIO2输入高电平或低电平，扬声器接在SPEAKER上，具体接在哪一引脚要看目标芯片的类型，这需要查阅5.3节。例如目标芯片为FLEX10K10，则扬声器接在3引脚上。目标芯片的时钟输入未在图上标出，也需查阅5.3节。例如，目标芯片为XC95108，则输入此芯片的时钟信号有CLOCK0CLOCK10，共11个可选的输入端，对应
25、引脚为6580。具体的信号输入方法，可参阅5.1节。此电路可用于设计频率计、周期计和计数器等。,(2)结构图NO.1(图5.6)：适用于作加法器、减法器、比较器或乘法器。如欲设计加法器，可利用键4和键3输入8位加数，键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管41，相加的和显示于数码管6和5。可令键8控制此加法器的最低位进位。,图5.5 实验电路结构图NO.0,图5.6 实验电路结构图NO.1,(3)结构图NO.2(图5.7)：可用于作VGA视频接口逻辑设计，或使用数码管8至数码管5作7段显示译码方面的实验。(4)结构图NO.3(图5.8)：特点是有8个琴键式键控发生器，
26、可用于设计作八音琴等电路系统。,(5)结构图NO.4(图5.9)：适合于设计移位寄存器、环形计数器等。电路特点是:当在所设计的逻辑中有串行二进制数从PIO10输出时，若利用键7作为串行输出时钟信号，则PIO10的串行输出数码可以在发光管D8D1上逐位显示出来，这能很直观地看到串出的数值。,图5.7 实验电路结构图NO.2,图5.8 实验电路结构图NO.3,图5.9 实验电路结构图NO.4,(6)结构图NO.5(图5.10)：特点有3个单次脉冲发生器。,图5.10 实验电路结构图NO.5,(7)结构图NO.6(图5.11)：此电路与图5.7相似，但增加了两个4位二进制发生器，数值分别输入目标芯片
27、的PIO7PIO4和PIO3PIO0。例如，当按键2时，输入PIO7PIO4的数值将显示于对应的数码管2上，以便了解输入的数值。,图5.11 实验电路结构图NO.6,(8)结构图NO.7(图5.12)：此电路适合于设计时钟、定时器、秒表等。可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进行时、分、秒的设置。,图5.12 实验电路结构图NO.7,(9)结构图NO.8(图5.13)：此电路适用于作并进/串出或串进/并出等工作方式的寄存器、序列检测器、密码锁等逻辑设计。它的特点是利用键2、键1能序置8位二进制数，而键6能发出串行输入脉冲。每按键一次，即发出一个单脉冲，则此8位序
28、置数的高位在前，向PIO10串行输入一位，同时能从D8D1的发光管上看到串行左移的数据，十分形象直观。,图5.13 实验电路结构图NO.8,(10)结构图NO.9(图5.14)：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。,图5.14 实验电路结构图NO.9,(11)结构图NO.5A(图5.15)：此电路即为NO.5电路，可用于完成A/D转换方面的实验。(12)结构图NO.5B(图5.16)：此电路可用于单片机接口逻辑方面的设计和PS/2键盘接口方面的逻辑设计(平时不要把单片机接上，以防口线冲突)。(13)结构图NO.5C(图5.17)：可用于D/A转换接口实验和比较器LM311的控制
29、实验。(14)当系统上的“模式指示”数码管显示“A”时，系统将变成一台频率计，数码管8将显示“F”，数码管6至数码管1显示频率值，最低位单位是Hz。(15)结构图NO.B(图5.18)：此电路适用于8位译码扫描显示电路方面的实验。,图5.15 实验电路结构图NO.5A,图5.16 实验电路结构图NO.5B,图5.17 实验电路结构图NO.5C,图5.18 实验电路结构图NO.B,5.3 GW48系统结构图信号名与芯片引脚对照表,表5.3 GW48系统结构图信号名与芯片引脚对照表,表5.3 GW48系统结构图信号名与芯片引脚对照表,表5.3 GW48系统结构图信号名与芯片引脚对照表,表5.3 G
30、W48系统结构图信号名与芯片引脚对照表,表5.3 GW48系统结构图信号名与芯片引脚对照表,表5.3 GW48系统结构图信号名与芯片引脚对照表,表5.3 GW48系统结构图信号名与芯片引脚对照表,表5.3 GW48系统结构图信号名与芯片引脚对照表,表5.3 GW48系统结构图信号名与芯片引脚对照表,5.4 GW48型EDA实验开发系统使用示例,综合前面介绍的情况，我们可知使用GW48型EDA实验开发系统的基本步骤如下：(1)根据所设计的实体的输入和输出的要求，根据5.2节介绍的实验电路结构图选择合适的实验电路结构图，并记下对应的实验模式。,(2)根据所选的实验电路结构图、拟采用的实验芯片的型号
31、以及5.3节介绍的GW48系统结构图信号名与芯片引脚对照表，确定各个输入和输出所对应的芯片引脚号，并根据所采用的开发软件工具，编写符合要求的管脚锁定文件，以供设计中的有关步骤使用。,(3)进入VHDL的EDA设计中的编程下载步骤时，首先将实验开发系统的下载接口通过实验开发系统提供的并行下载接口扁平电缆线与计算机的并行接口(打印机接口)连接好，将实验开发系统提供的实验电源输入端接上220 V的交流电，输出端与实验开发系统的+5 V电源输入端相接，这时即可进行编程下载的有关操作。,(4)编程下载成功后，首先通过模式选择键(SW9)将实验模式转换到前面选定的实验模式，若输入和输出涉及时钟、声音、视频
32、等信号，还应将相应部分的短路帽或接口部分连接好，之后输入设计实体所规定的各种输入信号即可进行相应的实验。为了加深对上面所述GW48型EDA实验开发系统的使用基本步骤的理解，下面特给出一个使用实例。,【例5.4.1】设计一个将给定时钟信号进行4位二进制加法计数的7段LED译码显示电路。1)设计思路 该7段LED显示译码电路，应首先对输入的时钟信号进行4位二进制加法计数，之后再由7段译码器将计数值译为对应的十六进制码，并由数码显示器显示出来。电路的原理图如图5.19所示。,图5.19 7段LED译码显示电路,2)VHDL源程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164
33、.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY DECLED IS PORT(CLK：IN STD_LOGIC；DOUT：OUT STD_LOGIC_VECTOR(6 DOWNTO 0)；-7段输出END DECLED；ARCHITECTURE ART OF DECLED IS,SIGNAL CNT4B：STD_LOGIC_VECTOR(3 DOWNTO 0)；-4 位加法计数器定义 BEGIN PROCESS(CLK)-4位二进制计数器工作进程 BEGIN IF CLKEVENT AND CLK=1 THEN CNT4B=CNT4B+1；-当CLK上升
34、沿到来时计数器加1，否则保持原值 END IF；END PROCESS；PROCESS(CNT4B)BEGIN,CASE CNT4B IS-CASE_WHEN语句构成的译码输出电路，功能类似于真值表 WHEN 0000=DOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUT=1110111；-显示A,WHEN 1011=DOUTDOUTDOUTDOUTDOUTDOUT=0000000；-必须有此项 END CASE；END PROCESS；END ART；,3)硬件逻辑验证操作(1)本设计实体输入为一个时钟信号CLK，输出为时钟信号计数译码后的7个显示驱动端a
35、、b、c、d、e、f、g，据此可选择实验电路结构图NO.6，对应的实验模式为6。根据5.2节可选择实验电路结构图NO.6，CLK接到CLOCK1上，每输入一个脉冲，则由数码管5显示计数器的计数结果0F。由实验电路结构图NO.6知数码管5的a、b、c、d、e、f、g 七段分别PIO16PIO22相接。,(2)根据实验电路结构图NO.6、拟采用的实验芯片的型号为Lattice的ispLSI1032E PLCC-84，再根据5.3节的GW48系统结构图信号名与芯片引脚对照表，可选择输入CLK接到系统提供的时钟信号CLOCK1端。此时CLK接入芯片的Y1，即6号管脚；输出DOUT(0)DOUT(6)七
36、段分别与PIO16PIO22相接，亦即接到数码管5上，对应地接入芯片的I/O16I/O22，即4551号管脚。若采用ispEXPERT开发软件，其管脚锁定文件DECLED.PPN如下：,/PART：ispLSI1032E-70LJ84/FORMAT：PINNAME PINTYPE LOCK CLK IN 66 DOUT(0)OUT 45 DOUT(1)OUT 46DOUT(2)OUT 47DOUT(3)OUT 48DOUT(4)OUT 49DOUT(5)OUT 50DOUT(6)OUT 51,(3)进入VHDL的EDA设计中的编程下载步骤时，首先将实验开发系统的下载接口通过实验开发系统提供的并行下载接口扁平电缆线与计算机的并行接口(打印机接口)连接好，将实验开发系统提供的实验电源输入端接上220 V的交流电，输出端与实验开发系统的+5V电源输入端相接，这时即可进行编程下载的有关操作。,(4)编程下载成功后，首先通过模式选择键(SW9)将实验模式转换到实验模式6，并将输入时钟信号CLK1的短路帽接好,即可进行相应的实验,看到数码管5随着计数的变化而显示0F。,
