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1、第五章 锁存器和触发器,5.1 双稳态存储单元电路,5.2 锁存器,5.3 触发器的电路结构和工作原理,5.4 触发器的逻辑功能,本章教学目标,1、掌握锁存器、触发器的电路结构和工作原理；,3、熟练掌握D触发器、JK触发器、T 触发器及SR触发器的逻辑功能。,2、正确理解锁存器、触发器的动态特性；,锁存器与触发器,共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。,不同点：,锁存器-对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。,触发器-对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,第五章 锁存器和触
2、发器,5.1.1 双稳态的概念,5.1.2 双稳态存储单元电路,5.1 双稳态存储单元电路,5.1 双稳态存储单元电路,5.1 双稳态存储单元电路,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,5.1.1 双稳态的概念,双稳态的物理模型,反馈,5.1.2 双稳态存储单元电路,Q端的状态定义为电路输出状态。,电路有两个互补的输出端,1.电路结构,5.1.2 双稳态存储单元电路,2、数字逻辑分析,电路具有记忆1位二进制数据的功能。,当 Q=1,当 Q=0,1,0,0,1,1,0,1,1,0,0,5.1.2 双稳态存储单元电路,3.模拟特性分析,图中两个非门的传输特性,5.1.2 双稳态存储
3、单元电路,5.2.1 SR 锁存器,5.2 锁存器,5.2.1 D 锁存器,5.2 锁存器,5.2.1 SR 锁存器,1.基本SR锁存器,初态：R、S信号作用前Q端的状态，初态用Q n表示。,次态：R、S信号作用后Q端的状态次态用Q n+1表示。,5.2.1 SR 锁存器,锁存器:是一种对脉冲电平敏感的存储单元电路,1)工作原理,R=0、S=0,状态不变,若初态 Q n=1,1,0,1,若初态 Q n=0,0,1,0,5.2.1 SR 锁存器,无论初态Q n为0或1，锁存器的次态为为1态。信号消失后新的状态将被记忆下来。,0,1,若初态 Q n=1,1,0,1,若初态 Q n=0,0,1,0,
4、1,0,R=0、S=1,置1,5.2.1 SR 锁存器,无论初态Q n为0或1，锁存器的次态为0态。信号消失后新的状态将被记忆下来。,1,0,若初态 Q n=1,1,1,0,若初态 Q n=0,1,0,0,1,0,1,R=1、S=0,置0,5.2.1 SR 锁存器,0,S=1、R=1,状态不确定,约束条件:SR=0,当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。,触发器的输出既不是0态，也不是1态,5.2.1 SR 锁存器,2）功能表及逻辑符号,功能表,5.2.1 SR 锁存器,逻辑符号,3）工作波形,5.2.1 SR 锁存器,4）用与非门构成的基
5、本SR锁存器,、,c.国标逻辑符号,a.电路图,5.2.1 SR 锁存器,例5.2.2 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。,5.2.1 SR 锁存器,5.2.1 SR 锁存器,基本SR锁存器：、在输入信号S和R的全部时间内，都能直接 改变输出端的状态；,、抗干扰能力最弱；,5.2.1 SR 锁存器,2.逻辑门控SR锁存器,电路结构,基本SR锁存器,使能信号控制门电路,5.2.1 SR 锁存器,5.2.1 SR 锁存器,工作原理,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1=,E=1：,E=0：,状态发生
6、变化,状态不变,5.2.1 SR 锁存器,5.2.1 SR 锁存器,逻辑门控SR锁存器：、工作方式 E=1 输出状态根据接收的SR信号改变 E=0 输出状态保持不变、缺点：存在空翻（E=1期间Q可能多次翻转）、受约束条件的限制（SR=0）,5.2.1 SR 锁存器,5.2.2 D 锁存器,1、逻辑门控D锁存器,国标逻辑符号,逻辑电路图,5.2.2 D 锁存器,S=0 R=1,D=0,Q=0,D=1,Q=1,S=1 R=0,D锁存器的功能表,逻辑功能,5.2.2 D 锁存器,2、传输门控D锁存器,(c)E=0时,(b)E=1时,电路结构,TG2导通，TG1断开,TG1导通，TG2断开,Q=D,Q
7、 不变,5.2.2 D 锁存器,工作波形,5.2.2 D 锁存器,3、D锁存器的动态特性,定时图:表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。,5.2.2 D 锁存器,5.2.2 D 锁存器,建立时间tSU:表示D信号对E下降沿的最少时间提前量。,保持时间tH:表示D信号在E电平下降后需要保持的最少时间。,脉冲宽度tW:表示保证D信号正确传送对E信号最小宽度的要求。,5.2.2 D 锁存器,tSU、tH、tW是对输入时间的要求，若不遵守对输入信号的要求，则可能出现错误的逻辑输出；tPLH 和tPLH是电路输出的延迟，对后面驱动的电路的时间特性产生影响；对上述的时间关
8、系，要留有充分的时间余地，特别是电路工作在接近定时极限的高频条件下。,74HC/HCT373 八D锁存器,4.典型集成电路,5.2.2 D 锁存器,传输门控D锁存器,锁存使能信号,输出使能信号,74HC/HCT373的功能表,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,5.2.2 D 锁存器,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,5.3.2 维持阻塞触发器,5.3.3 利用传输延时的触发器,5.3.4 触发器的动态特性,5.3 触发器的电路结构和工作原理,锁存器在E的高(低)电平期间对信号敏感,触发器在CP的上升沿(下降沿)对信号敏感,5.3 触发器的电路
9、结构和工作原理,在时钟脉冲边沿作用下的状态刷新称为触发；具有这种特性的存储单元电路称为触发器.,CP：上升沿触发,5.3 触发器的电路结构和工作原理,触发器主要有三种：,主从触发器,维持阻塞触发器,传输延迟触发器,5.3 触发器的电路结构和工作原理,主锁存器与从锁存器结构相同,5.3.1 主从触发器,主锁存器的锁存使能信号正好与从锁存器相反，利用两个锁存器交互锁存,5.3.1 主从触发器,主从触发器由两级锁存器构成，其中一级接收输入信号，其状态直接由输入信号决定，称为主锁存器,还有一级的输入与主锁存器的输出连接，其状态由主锁存器的状态决定，称为从锁存器。,1、工作原理,TG1导通，TG2断开输
10、入信号D 送入主锁存器。,TG3断开，TG4导通从锁存器维持在原来的状态不变。,(1)CP=0时:,=1，C=0，,Q跟随D端的状态变化，使Q=D。,5.3.1 主从触发器,5.3.1 主从触发器,(2)CP由0跳变到1:,=0，C=1，,触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号,TG3导通，TG4断开从锁存器Q的信号送Q端，使Q=D。,5.3.1 主从触发器,5.3.1 主从触发器,5.3.1 主从触发器,D触发器的特性方程,（CP上升沿有效）,可见，从锁存器在工作中总是跟随主锁存器的状态变化，因之称为“主从”触发器。而功能上属于脉冲边沿作用引起状态刷新，固称为D触发器。,如以
11、Qn+1表示CP信号上升沿到达后触发器的状态，则有：,称为D触发器的特性方程。,。,2、典型集成电路,74HC/HCT74 中D触发器的逻辑图,5.3.1 主从触发器,74HC/HCT74的功能表,国标逻辑符号,具有直接置1、直接置0，正边沿触发的D功能触发器,5.3.1 主从触发器,1、CP=0时主触发器接收输入信号，CP上升沿时从触发器根据CP上升沿前主触发器的状态触发翻转。2、克服了门控触发器的空翻现象。3、主触发器在CP0的全部时间里输入信号都将对主触发器起控制作用（影响抗干扰能力）。,主从触发器,5.3.1 主从触发器,5.3.2 维持阻塞触发器,电路结构,根据 确定触发器的状态,5
12、.3.2 维持阻塞触发器,4,CP=0,1、工作原理,Qn+1=Qn,D 信号进入触发器,为状态刷新作好准备,5.3.2 维持阻塞触发器,0,1,1,D,G,1,&,C,P,Q,1,&,G,G,3,&,&,&,G,5,Q,2,Q,3,S,R,Q,4,D,G,6,Q,Q,&,1,2,3,4,G,输出锁存器处于保持状态,G2G3被封锁,输出Q2=Q3=1,4,当CP 由0 跳变为1,D,G,1,&,C,P,Q,1,&,G,2,G,3,&,&,&,G,5,Q,2,Q,3,S,R,G,Q,4,D,G,6,Q,Q,&,D,在CP脉冲的上升沿，触法器按此前的D信号刷新,5.3.2 维持阻塞触发器,G2G3
13、被打开,1,3,4,Q2 Q3状态分别由Q1 Q4决定,Qn+1=D,4,当CP=1,D信号不影响、的状态，Q的状态不变,G,1,&,C,P,Q,1,&,G,2,G,3,&,&,&,G,5,Q,2,Q,3,S,R,G,Q,4,D,G,Q,Q,&,1,0,置1维持线,置0 阻塞线,1,1,0,5.3.2 维持阻塞触发器,6,4,3,1,0,置1阻塞、置0维持线,5.3.2 维持阻塞触发器,（1）CP=0时，触发器的状态不变。可接收信号D。,（2）当CP由0变1时触发器翻转。Qn+1=D。,（3）触发器翻转后，在CP=1时输入信号被封锁。触发器的状态不变。,该触发器是在CP正跳沿前接受输入信号，正
14、跳沿时触发器翻转，正跳沿后输入即被封锁，三步都是在正跳沿前后完成.,工作原理归纳,5.3.2 维持阻塞触发器,2.典型集成电路-74LS74/74F74,5.3.2 维持阻塞触发器,74LS74/74F74内部都有两个独立的维持阻塞D触发器,5.3.2 维持阻塞触发器,5.3.3 利用传输延迟的触发器,1、逻辑电路,2、逻辑符号,JK触发器,1）CP=0时JK信号被封锁，触发器处于稳态，输出状态不变,0,0,0,0,0,0,0,1,1,3、工作原理,Qn,0 1,0 1,2）CP由0变为1的瞬间触发器的输出状态仍然不变,01,0 1,0 1,1,1,Qn,Qn,Qn,Qn+1=Qn,Qn,Qn
15、,1,1,1,1,1,Qn+1=Qn,Qn,RQn,3）CP变为1以后，CP=1的期间触发器的输出状态仍然不变,0,0,4）CP由1变为0的瞬间，G3、G6马上关闭，但G1、G2还来不及关闭，期输出仍然为原来的SR 信号，这时后面的电路可以简化为一个基本SR锁存器。,10,0,0,0,0,4）CP由1变为0的瞬间，G3、G6马上关闭，但G1、G2还来不及关闭，期输出仍然为原来的SR 信号，这时后面的电路可以简化为一个基本SR锁存器。,特点：a）下降沿触发b）JK无论取什么组合值都不会出现使SR同时为0的不定情况。,4、典型集成电路,74F系列TTL电路JK触发器,与原理电路相比，改变了门电路的
16、布局，增加了置位(置1)端和复位（置0）端74F112,74F112芯片含有两个JK触发器,逻辑符号：,74F112的国标逻辑符号（引脚见右图5.3.10),图5.3.10 74F112的国标逻辑符号,表5.3.2 74F112功能表,5.3.4 触发器的动态特性,动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。,建立时间,保持时间,脉冲宽度,传输延时时间,传输延时时间,5.3.4 触发器的动态特性,保持时间tH：保证D状态可靠地传送到Q,建立时间tSU：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。,最高触发频率fcmax：触发
17、器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。,触发脉冲宽度tW：保证内部各门正确翻转。,传输延迟时间tPLH和tPHL：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间,5.3.4 触发器的动态特性,5.4.1 D 触发器,5.4 触发器的逻辑功能,5.4.2 JK 触发器,5.4.3 SR 触发器,5.4.4 D 触发器功能的转换,5.4.2 T 触发器,5.4 触发器的逻辑功能,触发器的逻辑功能是指触发器的次态和现态及输入信号之间在稳态下的逻辑关系。现态：触发器在每次时钟脉冲触发沿到来之前的状态。次态：触发器在每次时钟脉冲触发沿到来之后的状态。这种逻
18、辑关系可以用特性表（功能表），特性方程，状态图，波形图等方法来描述。,5.4 触发器的逻辑功能,特性表：以触发器的现态和输入信号为变量，以次态为函数，描述它们之间逻辑关系的真值表。特性方程：描述触发器次态Qn+1与输入信号及现态Qn 之间的关系的逻辑表达式。状态图：触发器逻辑功能的状态图形表示。,不同逻辑功能的触发器国际逻辑符号,D 触发器,JK 触发器,T 触发器,SR 触发器,5.4 触发器的逻辑功能,5.4.1 D 触发器,1.特性表,2.特性方程,Qn+1=D,3.状态图,5.4.1 D 触发器,D 触发器,1.特性表,5.4.2 JK 触发器,JK触发器具有保持、置0、置1和翻转功能
19、。,2.特性方程,5.4.2 JK 触发器,3.状态转换图,5.4.2 JK 触发器,例5.4.1 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图所示试画出输出端Q的波形。设触发器的初始状态为0。,5.4.2 JK 触发器,5.4.3 T触发器,特性方程,状态转换图,逻辑符号,5.4.3 T触发器,T触发器,逻辑符号,特性方程,时钟脉冲每作用一次，触发器翻转一次。,5.4.3 T触发器,二分频,5.4.4 SR 触发器,1.特性表,2.特性方程,3.状态图,5.4.4 SR 触发器,D 触发器,JK 触发器,T 触发器,SR 触发器,总结,Qn+1=D,T触发器,5.4.5 D触发器功
20、能的转换,D 触发器构成 J K 触发器,5.4.5 D触发器功能的转换,2.D 触发器构成 T 触发器,Qn+1=D,5.4.5 D触发器功能的转换,3.D 触发器构成 T 触发器,Qn+1=D,5.4.5 D触发器功能的转换,锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。触发器按逻辑功能分类有D触发器、JK触发器、T（T）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。,小结,
