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1、实验七用always块实现较复杂的组合逻辑电路实验目的1. 掌握用always实现较大组合逻辑电路的方法。2. 进一步了解assign与always两种组合电路实现方法的区别和注意点。实验内容1. 学习Verilog HDL设计课件。2. 运用always块设计一个8路数据选择器。要求：每路输入数据与输出数 据均为4位2进制数，当选择开关（至少3位）或输入数据发生变化时，输出数 据也相应地变化。实验原理参考Verilog HDL学习课件。使用assign结构来实现组合逻辑电路，如果逻辑关系比较复杂，不容易理解 语句的功能。而适当地采用always来设计组合逻辑，使源代码语句的的功能容 易理解。
2、下面是一个简单指令译码电路的设计示例。该电路通过对指令的判断，对输 入数据执行相应的操作，包括加、减、与、或和求反，并且无论是指令作用的数 据还是指令本身发生变化，结果都要做出及时的反应。显然，这是一个郊尾复杂 的组合逻辑电路，如果采用assign语句，表达起来非常复杂。示例中使用了电平 敏感的always块，所谓电平敏感的触发条件，是指在后的括号内电平列表中 的任何一个电平发生变化（与时序逻辑不同，它在后的括号内没有沿敏感关键 词，如posedge或negedge），就是触发always块的动作，并且运用了 case结构 来进行分支判断，不但设计思想得到直观的体现，而且代码看起来非常整齐，便
3、 于理解。模块源代码：/文件名alu.vdefine plus 3d0define minus 3d1define band 3d2define bor 3d3define unegate 3d4module alu(out,opcode,a,b);output7:0 out;reg7:0 out;input2:0 opcode;input7:0 a,b;always (opcode or a or b)begincase(opcode)plus: out=a+b;minus: out=a-b;band: out=a&b;bor: out=alb;unegate: out=a;default:
4、 out=8hx;endcaseendendmodule仿真结果如下:ii UX+plus II c: edaalu直俱 y a戒 启丞扇岛酷瀛 国矗口 场 遗|*|*| Time: 873.0nsc+ions Window Helpqa V no V cc0ns 400 0ns 500 0ns 600.0ns 700.0ns 800 0ns 900.0ns1.CAalu. scf 一 Tavefon Editor-v - Text EditorRet300 0nsName:Value:L_卢 opcode_卢a_声h三 v outJ 34|da.taa7 0J 34|da.tab7 0_卢
5、der|dataa7 0_卢 der|datat7 0布HIJ H2H 0DH 8DH 11H 0DH 8DH 0DH 8D u nn define 。二二m 3 , dO0 、*1 y3 :!42 X6 :(7 X5_X 4 X0J 124 。9 X65 ；f0D X0081?G3 X世:fL_8口 X00A6I A6J（叩I00r ffL0024 J。9 1!40D X0081*63 X任:f4 一8D %0024 J。9 X65 ；/40D X0081?63 X2 :fL_叩X00V实验步骤1. 在教师的指导下，学习Verilog HDL课件。2. 由教师演示max+plusll软件的文
6、本设计流程。3. 参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真， 分配引脚等软件操作部分的全过程。4. 参考上述实例，完成实验内容2。实验报告1. 描述出课件中模块例子的文本设计过程及其仿真结果。2. 描述出实验内容2设计过程及其仿真结果。define plus 4d0define minus 4d1define band 4d2define bor 4d3define unegate 4d4define unegatel 4d5define uplus 4d6define uminus 4d7module alu(out,opcode,a,b);output15:0 out
7、;reg15:0 out;input:0 opcode;a-b input15:0 a,b;always (opcode or a or b) begincase(opcode)plus: out=a+b;minus: out=a-b;band: out=a&b;bor: out=alb;unegate: out=a;unegatel: out=b;uplus: out=(a+b);uminus: out=(a-b);default: out=16hx;endcaseendendmodule module mux8_1(out,sel,in0,in1,in2,in3,in4,in5,in6,i
8、n7);output3:0 out;reg3:0 out;input2:0 sel;input3:0 in0,in1,in2,in3,in4,in5,in6,in7;always (sel or in0 or in1 or in2 or in3 or in4 or in5 or in6 or in7)begincase(sel)3b000: out=in0;3b001: out=in1;3b010: out=in2;3b011: out=in3;3b100: out=in4;3b101: out=in5;3b110: out=in6;3b111: out=in7;史开始 u 部由Igrujc+pi心II - c.竺|丈魏七.用町口.|也主娅古书中旨南.|Raf: 1:300J3n=jm.oneNameH12H?7cndirodulelUmE IS 珈 1.| Inljanral 14DJnsi cpcndeU j mizijf； a u.x-a-t h-aiid c.u.r=flGt,!bare Dutalt,rluiegnte!； 9匕. autB1im.One 2KIIH1 Trnn |34DJns _2m.0nean.onsaseenda? Uni itledl -EditoroutMicrosoft Windows XPEceeL SCC3lAu-V-ksk BI甘中丈.
