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1、设计高速电路PCB面临的几个问题：电磁兼容、信号完整性和电源完整性DDR内存的布线经验 目前的嵌入式系统普遍使用DDR内存，有些可以支持DDR2内存，这些系统中PCB Layout就成为很关键的环节。PCB Layout做的不好可能造成系统运行不稳定甚至无法跑起来。以下是做硬件设计的一点经验。高速PCB信号完整性要考虑的因素很多，从PCB Layout角度出发主要有PCB叠层结构、阻抗结构、互联拓扑结构、延时匹配（等长）、串扰等，这些因素不仅要考虑，而且相互的影响。我们都知道DDR需满足严格的时序要求，因此对信号走线的延时是有要求的，做硬件设计的几乎都知道DDR布线要做等长匹配。而另外几个方面
2、就有不少人忽略掉了。信号完整性中最常见的问题就是信号的反射，反射会造成信号过冲和振铃，就会影响到电平的判断，如果过冲和振铃的幅度达到了判断门限，就会出现错误的时序信号。要减小信号的反射就要使驱动端和接收端的阻抗匹配。为了达到这个目的通常可以在信号之间串接匹配电阻，并且控制信号走线的阻抗。PCB的叠层结构对阻抗影响很大，因此必须要选择一个好的叠层结构，不能光为了成本减小PCB的层数。除了控制阻抗外，还要考虑信号的回流路径，和阻抗的连续性。一般信号以（GND）或电源层作为参考平面。高速信号优先选择沿着信号走线的垂直方向作为回流路径，所以为了保证尽可能短的回流路径和阻抗的连续性，关键的信号必须有一个
3、完整的参考平面。有些层的信号会以电源层作为参考平面，但电源层通常被切割层几个区域，信号以电源层作参考平面就会出现跨分割的问题，应该尽量避免这种现象，对于关键的信号不要布在以电源层作参考平面的层，如果不得已，可以采用跨接电容的方式来弥补。CPU与DDR之间的连线需要综合的考虑上面的几个问题。如阻抗要求，拓扑结构，间距要求（串扰），等长匹配。阻抗可以通过芯片厂家的提供资料来控制，或者通过仿真来确定最佳的阻抗值。根据阻抗要求控制走线的线宽和间距。常用的DDR走线策略：1走线分组：ARM系统中内存一般为32位或16位，通常使用一片或两片内存芯片组成。可以将数据线分成一组，两组或4组。一组的分法即：DA
4、TA031，DQS0-3，DQM0-3作为一组；两组的分法即：DATA0-15，DQS0-1，DQM0-1为一组DATA16-31，DQS2-3，DQM2-3为一组；四组的分法即：DATA0-7，DQS0，DQM0为一组；DATA8-15，DQS1，DQM1为一组；DATA16-23，DQS2，DQM2为一组；DATA24-31，DQS3，DQM3为一组。具体分几组可以根据芯片的数量和走线的密度来确定。布线的时候，同一组的信号线必须要走同一层。剩下的是时钟信号，地址信号和其它的控制信号，这些信号线为一组，这组信号线也尽量在同一层布线。2等长匹配：a DDR的DATA031，DQS0-3，DQM
5、0-3全部等长匹配，每一组数据线以对应的DQS为等长目标。不管分为一组，两组或四组，误差控制在+-25min。b 时钟信号，地址信号和其它的控制信号全部等长匹配，以时钟信号为等长目标。误差控制在+-50min。另外如果是DDR时钟，要按照差分线要求来走线，两条时钟线的长度要控制在2.5min的误差内，并且尽量减小非耦合的长度。该组线的长度可比数据线长。走线拓扑可以用T型或星型，不要用菊花型拓扑。3间距：间距的控制要考虑阻抗要求和走线的密度。通常采用的间距原则是1W或者3W。如果有足够的空间来走线，可以将数据线按3W的间距来走，可以减小很多串扰。如果空间实在小，至少要保证1W的间距。除此之外，数
6、据线和其它信号线的间距至少3W的间距，如果能更大则更好。时钟与其它的信号线的间距至少也要保持3W的间距，并尽可能的大。绕线的间距也可以采用1W和3W原则，优先采用3W原则。阻抗板的做法：1、确定板子的层数和板厚2、规划好走线层、地层和电源层的层叠结构，明确信号线的参考平面3、预先拟定阻抗线的线宽，如果是单端线确定线宽就行，如果是差分线则先定线宽，间距后面才算4、预订铜厚，也可由PCB厂来定5、确定阻抗线要控制的阻抗值，包括单端和差分6、将上面的要求发个PCB厂，之后PCB厂会计算一个详细的阻抗控制文件，如果上述要求不能满足，可以沟通调整一些参数，最终既能达到阻抗要求也符合可制造性并且成本最低。
7、【地址组】DQ_ADDR；ADDR0- ADDR15；CASN；CKE0；CSN0；RASN；WEN；（BA0；BA1；CSN1/BA2）【时钟组：-/+1.0mm】DQ_CLOCK；SCLK；SCLKN;【数据组：-/+5.0mm】DQ_ADDR7:0；ADDR0 ADDR7；DQM0；DQS0；（DQSN0；）DQ_ADDR15:8；ADDR8 ADDR15；DQM1；DQS1；（DQSN1；）DQ_ADDR23:16；ADDR16 ADDR23；DQM2；DQS2；（DQSN2；）DQ_ADDR31:24；ADDR24 ADDR31；DQM3；DQS3；（DQSN3；）DQSx & DQ
8、Mx & DATAx:y = -/+5.0mmDQSx & DQSNx = -/+1.0mmSCLK & SCLKn = -/+1.0mmSCLK(n) & DQSX:0 = -/+10mmSCLK(n) & ADDRX:0 = -/+10mm同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。 Q* - 9 F. r, c6 o双倍速率SDRAM（Dua
9、l Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准 K4 i3 ?# O6 R+ O g1 N（一）. 关于 SDRAM8 n6 ) J* XPp芯片: F. P* I1 d/ p o1 _& ?- u! Q2 0 H, Q8 , MSdram芯片& E$ M$ g0 N$ E0 Q/ a U r& V* r0 c4 i% . H. g! WData、Dqs 6 A V% c- % K3
10、G9 WClk0+/- q( l! d; S( Addr、Ctrl * F h4 1 h7 8 l( 9 J; LSdram芯片* v) W. C% D3 8 d# G. % _4 Q# R, T0 P/ # PClk1+/- Fb、St % k4 N% p2 j: N8 h g7 OData、Dqs 6 y& O2 J. x4 B B8 j$ L1 信号分组：我们一般把它分为六组5 M2 _7 Z$ 9 o. H/ h（1） Sdram_adrctrl(包含所有的地址和控制信号). m( , q0 8 I/ ?% Z（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Fee
11、dback_clk，Startburst）1 ; L5 x, i; w& M2 H2 f（3） Sdram_dqs_l（包含DQS0.3）7 0 ; O 1 G8 4 W6 r（4） Sdram_dqs_h(包含DQS4.7)! , R& t# W （5） Sdram_data_l（包含DQ(0.31),DQM(0.3)）* z& h7 r# U* G2 z( S. M( a; W（6） Sdram_data_h（包含DQ(32.63),DQM(4.7)）) C4 ! % U) t N e0 2 布局时应注意以下几点：+ V& T+ / P6 J. i/ J; F6 2 R（1） 使用0402
12、封装的上拉电阻+ R* u& N/ 9 J) 2） 上拉电阻靠近SDRAM端摆放2 z2 p1 C: p2 4 |, v（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类5 E+ s, P& y5 W1 F5 c% F u（4） 退耦电容尽量靠近SDRAM的对应管脚摆放+ z4 6 e% q5 j4 B5） 参考电压的小电容应靠近SDRAM的管脚放置2 G5 T I4 ?. 3 布线时应注意以下几点： a& a6 |1 s, m（1） 间距方面的要求：* |. _ R# Q1 H9 H% Qa) CLK、DQS信号与其它信号至少保持2
13、0mil以上的space- E) h. 4 c, q8 l R! w(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为) U F) p/ o& P& kGroup0Q(0.7)、DQM0、DQS0+ % s5 N8 a) J: P P3 eGroup1Q(8.15)、 DQM1、DQS1, c# I6 U$ p4 t- WGroup2Q(16.23)、DQM2、DQS29 o2 O! |1 q, Y, _4 # P D: j+ c$ B, pGroup3:DQ(24.31)
14、、DQM3、DQS3/ X9 x, u% M, Group4:DQ(32.39)、DQM4、DQS4. b. I* C _9 ?) N* aGroup5:DQ(40.47)、DQM5、DQS5. * g) t9 & v l6 N2 ; ) L% uGroup6:DQ(48.55)、DQM6、DQS6; v4 R8 % ?0 ; n+ U o+ NGroup7:DQ(56.63)、DQM7、DQS73 U6 K- H. w3 J F% o* T% F7 o7 ?(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space9 i4 j9 |* + |5 I( P3 i: ?(2) 长
15、度方面的要求：s) v- F3 （a） 差分时钟对做误差+/-10mils( M* R( y3 * i2 k6 Y: f( u（b）DQS(0.7)做误差+/-250mils! 9 p0 n) w$ _ e（c） DATA信号组间控制在+/-250mils，本身做+/-100mils+ S+ d6 r: g0 P2 Y（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil9 h6 J, C2 R! L5 q3 i& U3 Y! w0 V（e） Feedback_clk、Startburst这两信号要等于DQS(0.7)平均长度加上CLK0/1平均长
16、度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0.7)+Average_Length(clk0/1/+/-): : v2 - ( E& 4单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续2 O) T5 . $ M d0 g/ C5 Topology/ h& a6 w# p P5 D(1) 对于CLK、Dqm、Dq、Dqs信号6 i+ 6 d3 m# a8 c- L1 IDriver) x7 M4 R& f6 p9 O$ ; s4 C3 f# V e!
17、 h( U0 B- V- V$ z Resistor+ S7 O% w2 _3 u1 q! e! 9 F# A, Y M4 K D) DSdram# K# _! E# c2 L* W( P A2 r4 C+ _( G Y4 3 t5 f(a) # z6 L7 Z- |; bSdram至Resistor尽可能的短2 P% C _- o) T E: d9 eSdram0 N F6 V6 l6 b- c - W2 * H, s Q* Resistor8 W K& j+ l, s# V- b2 t* k8 c! o l# r d5 y% W: A# r: wDriver, y, j4 K$ v) L,
18、 V! j8 _5 0 E7 f& j- q. _, l(b) G. P8 r: M S( # 1 M+ Z oResisor至Sdram尽可能的小于0.5inch9 d5 p! e7 i( ?& g(2) 对于Addr、Ctrl信号 u1 2 # 6 M0 u( S* BResistor+ g% A3 0 f+ ?, K2 P2 g1 D4 ?0 R k* A& Sdram 2 j2 T3 c: x% E# q0 h% |Driver & R, A9 w3 b+ m; N1 # rSdram; c9 ! z V M4 p, s# E# K2 j. I* J. q8 W b* $ DResis
19、tor c+ y- e: B$ b- G( w1 M. o- q. K2 2 o w: i0 fResistor至Sdram尽可能的小于0.3inch: Z! 7 k8 k! |6 h2 G3) 对于FD_CLK、Startburst信号 & e4 E8 k, |- 6 Driver# G4 b: y, ?7 p+ G; Z& t$ c+ Q1 bResistor1 K5 v6 y0 d9 j2 ? |- O# n6 p! q1 X) v$ C! s5 x/ gResistor* p) , o8 R4 Q/ R+ |4 v6 P. Y. B* N0 O L3 6布线要点：* K8 e% m:
20、_ H9 ; （1） CLK0+、CLK0-以差分形式布线，抑制共模噪声2 f8 U- M+ a( b$ u（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声& v# 5 n+ E1 i. V( D（3） 同组DQ信号可以任意交换，以改善布线% h9 O1 q/ # T- 4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线3 r4 H |, S ?（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短/ A* p; r% H B! ! d- V（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要
21、在换层处加地孔! ?* q. |3 b( ( （7） 使用0402封装电阻以节省PCB空间* Y : a& L; a# i a9 q8） 尽量少过孔# b( 6 c3 O+ P2 Q2 k7电源的处理Q3 G; F, d& # b, g! VTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。6 D N- Q; v# t8 V R1 J 1 j二）. 关于DDR SDRAM) L/ p6 N- 8 f K W/ VClock Buffer6 4 w/ I e8 N$ % o: M( O& F/ d7 y2 9
22、 RClk0+/- Fb 9 0 2 N+ P* 4 m, 9 n9 e Clk1+/- * q1 6 S) D g. k$ JSibyte- h; u- T4 s0 X1 t9 O: e5 j9 Z; 3 % 3 E3 qClk2+/- Clk+/- ; a. d% O$ S# | Addr、Ctrl $ O/ R, J, m* o% 1. 信号分组，我们把它分为三组( ; o S. 0 O; 8 ?（1） DDR_A/C(包含Address、Control信号) L2 P/ B- z8 c) Y/ B2） DDR_CLK(包含所有的CLK+/-信号)( $ 1 4 j) |$ f- M4
23、X! G G2. 布局时应注意以下几点：( * m9 i! M( l (1)对于DIMMs，匹配电阻应靠近第一DIMMs放置* p) - T ! m K1 g0 X对于RAMs，匹配电阻应靠近Sibyte放置* S# , k e7 ) N6 ; Y- L; f(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻7 y8 M# n! Q5 _$ H0 s3. 布线时应注意以下几点：2 - |8 i v- e（1） 间距方面的要求% J: O+ K7 ) p( （a） CLK信号于其它信号保持4：1的space7 %
24、J% A# J, J0 hCLK以差分形式1：1的space布线; h$ n, p K. D- F（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为5 N+ 3 A; Y+ D g( SGroup0:DQ(0.7)、DQS0! d) % j7 - p, m2 j O: GGroup1:DQ(8.15)、DQS1# |8 j! H/ A2 r& z3 P- M4 E+ s. k l) j8 v! E0 M3 J8 p5 W Group7:DQ(56.63)、
25、DQS7 6 z1 j O! C* z F$ _Group8:ECC(0.7)、DQS8- m- ; m 7 ; 6 I! e6 B3 P（c） A/C信号以3：1的space布线，与其它信号保持4：1的space0 F T7 O: D B- u l7 （2）长度方面的要求) ?. L1 O8 a3 X: C5 a5 H （a） A/C信号尽量短，但信号间需小于+/-1500mil的误差0 R7 Z* # z4 a% , E7 0 h* _. x s% C（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB.PLL+PLL.DIMM-PLL.
26、FB# I, E: o. W- NSB.PLL=Sibyte至PLL Clock buffer的长度1 t* k E( x+ i* PLL.DIMM=PLL Clock buffer至DIMM的长度, m, z2 x8 O! s* k7 J CPLL.FB=PLL Clock buffer的反馈时钟长度& f o R5 N1 i0 s& Z对于DIMMs ; m- ?% o1 C& o0 ?LongestA/C+6inCLKShortestA/C+9in4 z A* a. h. e2 e # v* d; L对于RAMs. w+ L) D) d s9 n1 2 n3 hLongestA/C+4i
27、nCLKShortestA/C+7in. G4 |# 5 h/ t（c） DQS(0.8)做 +/-400mil的误差5 l% l! A1 % 4 Z& F& t对于DIMMs167MHz6 M C( 0 R$ c( |% T. ?CLK-7in=DQS=CLK-1in0 M/ b& l2 q2 对于RAMs200MHz0 |) u4 A a, 0 m7 S; gCLK-5in=DQS=CLK-2in2 u8 N- c- S, b. g/ 9 s: M（d）DQ/DQS信号组内做+/-50mil的误差# i1 c6 m# R8 p: U0 x6 g（e） 所有的DQ/DQS长度都需加上Siby
28、te的Pin内长度: g, e, O5 W6 C4. 单线阻抗控制在60Ohm，差分控制在120Ohm O1 ?8 E- n$ l6 f5. Topology8 y$ g2 i- W. p K（1） 对于A/C信号0 E. 2 r! A; ?9 K$ 7 s6 N4 r( W对于DIMMs VTT V+ b: w/ c# 3 mRpack+ t. k& J4 s# G$ z! s- F/ v8 b + g0 Q( n9 b5 O( Sibyte! f7 R- # r! E- U i3 N+ Z: r6 Y( g- z3 i2 u; a WA/C 4 u0 P) J$ Z; r对于RAMs; e
29、5 U) J- $ _! J+ P: V2 u$ a. d4 x( R 2 8 sRam0/ H+ T( R* d, w9 bRam16 h$ s- n6 6 A4 sRam2& 8 B R/ D9 y3 ? / Y0 r4 O& Z# o, | n) | A) g# C$ X. l8 P) qRpack, B* H5 O- O; q. l V* U! a- . s/ 1 G# X. wSibyte& 9 Q9 P) R2 z9 r, a1 v1 z9 o U: O) u9 oA/C , z+ x. e, O. a Y Z, u. yRam3 & v8 C2 P2 d* r6 n. d; F$
30、 ?Ram4 & b9 N( - n4 |: . d, g （2） 对于DQ/DQS信号2 M+ f6 V6 c% 4 K4 YSibyte% W3 : M6 S0 y# W& c9 u( / u% f; E, G9 r3 A4 O& + I/ yRpack! D: G9 P( d; DDQ/DQS. o1 S R) X J0 O4 t- v# X6 u2 _（3） 对于CLK B! d H+ n x: l/ * QSibyte8 z& ) l7 R( v; a( T; C K; S7 P) l2 U3 n* P6 r3 h4 IPLL 6 a$ V5 A% H* fSB DIMMz6 l$
31、f% 6 E * mFB0 s g% a |0 j* U) 0 v6. 布线要点% D$ c6 B3 4 f, w+ O1 h4 B（1） CLK以差分形式布线，抑制共模噪声* L& X1 R% c Z（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔# Y3 9 ) - Y4 P6 3 u- R（3） 使用排阻以节省PCB空间/ ! ? V( x c/ B5 j b（4） 排阻到DIMMs用表层处理，尽量短、顺畅差分信号，差分线 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲,所有电压信号都是差分的,因为一个
32、电压只能是相对于另一个电压而言的。在某些系统里,系统地被用作电压基准点。当地当作电压测量基准时,这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 差分信号的第一个好处是,因为你在控制基准电压,所以能够很容易地识别小信号。在一个地做基准,单端信号方案的系统里,测量信号的精确值依赖系统内地的一致性。信号源和信号接收器距离越远,他们局部地的电压值之间有差异的可能性就越大。从差分信号恢复的信号值在很大程度上与地的精确值无关,而在某一范围内。 差分信号的第二个主要好处是,它对外部电磁干扰（EMI）是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异
33、决定信号值,这样将忽视在两个导体上出现的任何同样干扰。除了对干扰不大灵敏外,差分信号比单端信号生成的 EMI 还要少。 差分信号的第三个主要好处是，时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的 LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 对于 PCB 工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过 Layout 的人都会了解差分走线的一般要
34、求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下 PCB 差分信号设计中几个常见的误区。 误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考
35、平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路.在 PCB 电路设计中，一般差分走线之间的耦合较小，往往只占 1020%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加 EMI，要尽量避免。也有些设计人员
36、认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成 EMI 辐射，这种做法弊大于利。 误区二：认为保持等间距比匹配线长更重要。在实际的 PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行.PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。 误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既
37、可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制 EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G 以上）IC 封装PCB 设计中经常会用采用，被称为 CPW 结构，可以保证严格的差
38、分阻抗控制（2Z0）. 差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI 也不会是很严重的问题，实验表明，相距 500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到 60dB，足以满足 FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。问：据有关高速PCB布线建议的文章介绍，SDRAM存储器走线时要注意“尽量短且等长”
39、，不知道它说得是仅指数据线呢，还是包括数据线、地址线、控制线与时钟线？& N6 w: w; i 7 i! V% , H4 b 对于数据线，等长比较好走，因为它是点到点的，而对于地址线、控制线，等长就难了，特别是时钟的要求颇多，线宽线距等方面各方面都要考虑。8 t( m: Q% m4 y$ a# R, E u地址线、控制线它们是一点到多点的，所以还与总线拓扑结构有关，而且PCB走线时空间紧张；8 a) J4 O) I3 B0 _( m1 m. x( J1 A请问各位有什么好的建议，尤其是地址线、控制线的拓扑结构，是否需要作等长处理，如果要的话，怎样作等长处理？答：数据线与地址线需要分别等长，且数
40、据线与地址线也要等长，误差在500mil之内，一般地址线要比数据线长，且最长的线要控制在2英寸之内，即2000mil。数据线点对点布线，地址线一般走T型结构。问：控制信以及地址线要和时钟线等长，线长不超过+-100mil;) O, C$ t! _ d+ H% W; x2 h至于数据线，没有必要和时钟线，地址线以及控制线等长。数据线可以不等长，但是有空间的情况下还是尽量等长吧，但是地址线和控制线是必须的，一般做到+-100mil，要特别注意拓扑结构的要求其实如果SDRAM控制器的时序设计余量比较足的话，等长的误差可以放宽到+-1inch，因为等长的主要考虑是信号同时到达接收端，而信号在PCB上的
41、速度大概是6inch/s，2inch的误差只有300ps，相对于200MHz的SDRAM速度来说，只要setup和hold时间足够，这点误差还是可以接受的，但原则上是等长越严格，系统的稳定性越好，因为时序的余量越大。问：T型结构是什么样的拓扑类型？就是一个Driver带出两个SDRAM，就属于T型Topology专题讨论：SDRAM 时钟线、数据线、地址线、控制线走线原则问题songdalong Post at 2006-8-19 11:03:00据有关高速PCB布线建议的文章介绍，SDRAM存储器走线时要注意“尽量短且等长”，不知道它说得是仅指数据线呢，还是包括数据线、地址线、控制线？对于数
42、据线，等长比较好走，因为它是点到点的，而对于地址线、控制线，等长就难了，因为它们是一点到多点的，所以还与总线拓扑结构有关，而且PCB走线时空间紧张；请问各位有什么好的建议，尤其是地址线、控制线的拓扑结构，是否需要作等长处理，如果要的话，怎样作等长处理？谢谢 Youngbird于2006-08-26编辑楼主的主题标题，把此问题置顶，作为讨论主题。请大家积极参与。楼主仅仅提到数据线、地址线与控制线，事实上还有时钟线，都是SDRAM布线中很关键的对象。align=rightcolor=#000066此贴子已经被youngbird于2006-8-26 15:30:51编辑过/color/align-a
43、lfred5000 Post at 2006-8-21 8:45:00有的时候数据线等长都很难。看芯片的布局了！-youngbird Post at 2006-8-26 15:13:00看SDRAM跑的速率、线长（SDRAM控制器与SDRAM之间的距离）、SDRAM的类型（不同的接口技术以及时序的裕量）。事实上，布线最终要达到：1. 确保时序（Timing）的正确及一定的裕量 2. 信号完整性，避免如振铃、串扰、上冲下冲之类的信号完整性问题原则上，同类线要等长（更严格一点来说是要等传输时延），如地址线要等长、数据线要等长同样重要地，要求阻抗匹配对于DDR2 SDRAM的布线，你可以参考： 【文
44、件名】:0682652RD_DDR2 (Point-to-Point) Package Sizes and Layout Basics.pdf【格式】:pdf【大小】:507K【简介】:来自Micron的DDR2的Application Note【目录】:本帖有附件，需进入详细页面下载 -youngbird Post at 2006-8-26 15:35:00在布DDR SDRAM的线时，要注意到主芯片内部的走线长度（一般BGA封装的IC内，每个信号的走线长度都不尽相同），这个也会影响到时序。所以在布等长线时，应考虑到芯片内部的走线长度。-bgpx2000 Post at 2006-8-28 10:59:00三楼的资料不错，学到不少东西，最近也开始在学习这方面的东西-wells Post at 2006-8-29 22:28:00我不是很懂芯片内部的走线长度 是指chip/DIE 里面的引线长? DX 指点一二.em13em14-
