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1、第一章 数制与码制,6%,掌握常用数制（二、八、十、十六进制）及转换方法；了解常用二进制码（自然二进制码、循环码、奇偶校验码）及BCD码（8421BCD、5421BCD、余3BCD）。,一、十进制（Decimal）,构成：十个数码（09）；逢十进一，借一当十。,其中：1-数位的序号；10-基数；101-位权,其中：ai-09中任一数码。,一般情况下（n位整数，m位小数）；,二、二进制（Binary）,构成：二个数码（0、1）；逢二进一，借一当二。,其中：ai-0、1中任一数码。,构成：十六个数码（09，AF）；逢十六进一，借一当十六。,其中：ai-0F中任一数码。,例如：(1110)B=123
2、+122+1 21+0 20,=(14)10=(E)16,三、十六进制（Hexadecimal）,四、八进制（Octal）,构成：八个数码（07）；逢八进一，借一当八。,其中：ai-07中任一数码。,五、数制转换：,1.二进制和十进制间转换（八进制、十六进制 和十进制间的转换与此类似）,(1)二进制转换为十进制,方法：按位权展开相加,解：(11.01)B=121+120+0 2-1+1 2-2,例1：(11.01)B=(?)D,=(3.25)D,(2)十进制转换为二进制,方法：基数乘除法（整数部分用除2取余法；小 数部分用乘2取整法）,例2：(57)D=(?)B,例3：(0.6875)D=(?
3、)B,例2.解：,57,28,14,7,3,1,0,余数,有效位,所以：(57)D=(111001)B,例3.解：,0.6875,整数,1.3750,1,0.7500,0,1,1.5000,1.0000,1,有效位,所以：(0.6875)D=(0.1011)B,(3)小数的精度及转换位数的确定,n位R进制小数的精度,R-n,例1：(0.12)10 的精度为,10-2,例2：(0.101)2 的精度为,2-3,转换位数的确定,2-n 0.1，,解：设二进制数小数点后有n位小数，,则其精度为 2-n，由题意知：,例3：(0.39)10=(?)2，要求精度达到 0.1。,解得 n 10。,所以(0.
4、39)10=(0.0110001111)2。,2.二进制、八进制、十六进制间转换,特点：三种进制的基数都是2的正整数幂。,方法：直接转换。,例1：(101011.1)2=(?)8=(?)16,解：(101011.1)2=(101011.100)2=(53.4)8,(101011.1)2=(00101011.1000)2=(2B.8)16,3.其他进制间转换,方法：利用十进制数作桥梁。,例：(15)7=(?)5,(15)7=(12)10=(22)5,4.用8421 BCD码表示多位十进制数,代码间应有间隔,例：(380)10=(?)8421BCD,解：(380)10=(0011 1000 000
5、0)8421BCD,5.数制与BCD码间的转换,例1：(0110 0010 0000)8421BCD=,(620)10,例2：(0001 0010)8421BCD=(?)2,解：(0001 0010)8421BCD=(12)10=(1100)2,第二章 逻辑代数基础,掌握逻辑代数的基本概念、基本公式、基本规则。掌握逻辑函数的描述方式（真值表、表达式、电路图、卡诺图）及其相互转换方法。了解逻辑函数最简与或式的公式化简法。掌握逻辑函数（4变量及以下）最简与或式的卡诺图化简法。,（一）基本逻辑运算:与逻辑、或逻辑、非逻辑,2.1 概述,（二）逻辑代数与逻辑变量,（二）逻辑函数及其的表示方法：真值表、
6、逻辑表达式、卡诺图,2.2 逻辑代数中的运算,0 0=0,1 0=0,0 1=0,1 1=1,基本运算规则逻辑与：逻辑或逻辑非,0 0=0,1 0=1,0 1=1,1 1=1,与非逻辑运算,F1=AB,或非逻辑运算,F2=A+B,与或非逻辑运算,F3=AB+CD,2.2 逻辑代数中的运算,复合逻辑运算,A,B,F,1 0,1 1,0 1,0 0,1,1,0,0,=1,异或运算,同或运算,2.2 逻辑代数中的运算,2.3 逻辑代数的公式,一、基本公式：,1.自等律,2.吸收律,3.重叠律,4.互补律,5.还原律,6.交换律,7.结合律,8.分配律,9.反演律,基本公式的正确性可以用列真值表的方法
7、加以证明；对同一基本公式左、右两列存在对偶关系。,2.3 逻辑代数的公式,2.消项公式 A+AB=A,4.多余项（生成项）公式,二、常用公式：,2.3 逻辑代数的公式,任何含有某变量的等式，如果等式中所有出现此变量的位置均代之以一个逻辑函数式，则此等式依然成立。,例：,得,由此反演律能推广到n个变量：,2.4 逻辑代数的基本规则,对于任意一个逻辑函数式F，做如下处理：,若把式中的运算符“”换成“+”,“+”换成“”；,常量“0”换成“1”，“1”换成“0”；,原变量换成反变量，反变量换成原变量，,那么得到的新函数式称为原函数式F的反函数式。,例：,其反函数为,对于任意一个逻辑函数，做如下处理：
8、,1）若把式中的运算符“.”换成“+”，“+”换成“.”；,2）常量“0”换成“1”，“1”换成“0”。,得到的新函数为原函数F的对偶式F，也称对偶函数。,对偶规则：,如果两个函数式相等，则它们对应的对偶式也相等。即 若F1=F2 则F1=F2。,求对偶式时运算顺序不变，且它只变换运算符和常量，其变量是不变的。,注：,函数式中有“”和“”运算符，求反函数及对偶函数时，要将运算符“”换成“”，“”换成“”。,其对偶式,例：,2.5 逻辑函数的表达式,一、常见表达式,二、标准表达式,1.最小项、最小项表达式,2.最大项、最大项表达式,3.最小项和最大项的性质,4.几个关系式,5.由一般表达式写出最
9、小(大)项表达式的方法,6.由真值表写出最小（大）项表达式的方法,二、标准表达式,1.最小项、最小项表达式,(1)最小项的概念及其表示,其中，m 表示最小项，5 表示最小项的编号,(2)最小项表达式（标准与或式）,例：,2.最大项、最大项表达式：,(1)最大项的概念及其表示,其中，M 表示最大项，5 表示最大项的编号,(2)最大项表达式（标准或与式）,3.最小项和最大项的性质,1.n变量函数，共有：2 n 个最小（大）项。,2.最小项的主要性质,对任何一个最小项，只有一组变量的取值组合，使它的值为1。,全部最小项之和恒等于1。,任意两个最小项的乘积恒等于0。,任一最小项与另一最小项非之积恒等于
10、该最小项。,4.最大项的主要性质：,对任何一个最大项，只有一组变量的取值组合，使它的值为0。,全部最大项之积恒等于0。,任意两个最大项的和恒等于1。,任一最大项与另一最大项非之和恒等于该最大项。,5.几个关系式,(1)编号相同的最小项和最大项互补。,即：,6.由一般表达式写出最小(大)项表达式的方法：,一般表达 式,解：F(A,B,C)=AB(C+C)=ABC+ABC,例：,例2：,解：,F(A,B,C)=AB+AC=A(B+C),7.由真值表写出最小（大）项表达式的方法,(1)最小项表达式是真值表中所有使函数值为1的取值组合所对应的各最小项之和。,(2)最大项表达式是真值表中所有使函数值为0
11、的取值组合所对应的各最大项之积。,解：,最小项表达式：,=m0+m2,最大项表达式：,=M1M3,表 2.5.2,例 试将表 2.5.2 真值表所表示的逻辑函数分别用最小项表达式和最大项表达式表示。,2.6 逻辑函数的化简,一、化简的意义和最简的标准,二、公式法,1.与或式的化简,2.或与式的化简,1.化简的意义（目的）,2.化简的目标,3.最简的标准,1.与或式的化简,(1)相邻项合并法,=A+D,(2)消项法,=A B,利用消项公式 A+AB=A 或多余项公式A B+A C+B C=A B+A C,(3)消去互补因子法,利用 消去互补因子公式 A+AB=A+B,=A B+C,(4)综合法,
12、2.或与式的化简：,方法：二次对偶法,F,或与式,（未化简）,与或式,（进行化简）,或与式,（已化简）,=A B,F=(F)=A+B,三、卡诺图化简法,1.逻辑函数的卡诺图表示,2.卡诺图的运算,3.卡诺图化简法,(1)卡诺图的构成,(2)逻辑函数的几种移植方法,(1)化简原理,(2)合并的对象,(3)合并项的写法,(4)合并的规律,(5)化简的原则、步骤,(6)化简举例,(7)由最大项表达式求最简与或式,(8)由最小项表达式求最简或与式,1.逻辑函数的卡诺图表示,(1)卡诺图的构成,格图形式的真值表,最小项（或最大项）的方块图,(2)逻辑函数的几种移植方法,按真值表直接填,先把一般表达式转换
13、为标准表达式，然后再填,观察法,2.卡诺图的运算,(1)相加,(2)相乘,(3)异或,(4)反演,3.卡诺图化简法,(1)化简原理,卡诺图上几何相邻和对称相邻的小方格所代表的最小项逻辑相邻，可以利用合并相邻项公式:A B+A B=A 化简。,(2)合并的对象,卡诺图上几何相邻和对称相邻的、并构成矩形框的、填“1”的、2n 个小方格所代表的最小项。,(3)合并项的写法,一个卡诺圈对应一个乘积项，该乘积项由卡诺圈内各小方格对应的取值相同的变量组成，其中，“1”对应原变量，“0”对应反变量。,(4)合并的规律,圈2i 个相邻最小项，可消去 i 个变量(i=0,1,2),(5)化简的原则、步骤,圈卡诺
14、圈的原则,a.排斥原则：“1”和“0”不可共存于同一圈中；,b.闭合原则：圈完所有的“1”格；,c.最小原则：圈个数最少，圈范围最大。,化简的步骤,a.先圈孤立的“1格”；,c.圈剩下的“1格”。,b.再圈只有一个合并方向的“1格”；,注意：,a.圈中“1”格的数目只能为2 i(i=0,1,2)，且是相邻的。,b.同一个“1”格可被圈多次(A+A=A)。,c.每个圈中必须有该圈独有的“1”格。,d.首先考虑圈数最少，其次考虑圈尽可能大。,e.圈法不是唯一的。,(6)化简举例,(7)由最大项表达式求最简与或式,(8)由最小项表达式求最简或与式,组合逻辑电路（20分）：1、掌握SSI组合电路的分析
15、方法与双轨输入条件下的设计方法；2、了解MSI组合电路编码器、译码器、数据选择器、数据比较器、加法器的功能；3、掌握用MSI组合电路数据选择器、数据比较器、加法器实现组合逻辑设计的方法。,一、组合逻辑电路的基本概念,1.定义和结构特点,(1)电路由逻辑门构成，不含记忆元件；,(2)输入信号是单向传输的，电路中不含反馈回路；,2.功能描述,真值表；表达式；卡诺图；电路图；波形图,二、SSI构成的组合逻辑电路的分析和设计,1.分析步骤,(1)从输入端开始，逐级推导出函数表达式;,(2)列真值表,(3)确定逻辑功能,2.设计步骤,(1)列真值表；,(2)写最简表达式；,(3)画逻辑电路,三、MSI组
16、合逻辑电路的工作原理及应用,1.功能表、简化逻辑符号,2.典型应用,(1)用二进制译码器设计组合逻辑电路,(2)用数据选择器设计组合逻辑电路,四、组合逻辑电路中的竞争和冒险,冒险分类：1型冒险和0型冒险；逻辑冒险的2种判断方法：代数法和卡诺图法。,图 P 4.2,五、习题讲解,4.2 分析图P4.2电路的逻辑功能。,解：(1)从输入端开始，逐级推导出函数表达式,F1=ABC,F2=A(BC)+BC,(2)列真值表,(3)确定逻辑功能,假设变量A、B、C和函数F1、F2均表示一位二进制数，那么，由真值表可知，该电路实现了全减器的功能。,A、B、C、F1、F2分别表示被减数、减数、来自低位的借位、
17、本位差、本位向高位的借位。,4.4 设ABCD是一个8421BCD码，试用最少与非门设计一个能判断该8421BCD码是否大于等于5的电路，该数大于等于5，F=1；否则为0。,解：(1)列真值表,(3)画逻辑电路，如下图所示：,(2)写最简表达式,F=A+BD+BC,题4.4 图,F=A+BD+BC,=A+B(D+C),4.7 在双轨输入条件下用最少与非门设计下列组合电路：,解：函数的卡诺图如下所示：,画逻辑电路，如下图所示：,题4.7(3)图,4.12 试用74138设计一个多输出组合网络，它的输入是4位二进制码ABCD，输出为：F1：ABCD是4的倍数。F2：ABCD比2大。F3：ABCD在
18、811之间。F4：ABCD不等于0。,解：由题意，各函数是4变量函数，故须将74138扩展为4-16线译码器，让A、B、C、D分别接4-16线译码器的地址端 A3、A2、A1、A0，可写出各函数的表达式如下：,实现电路如下图所示：,4.14 试用74151实现下列函数：,解：(1)函数有4个输入变量，而74151的地址端只有3个，即A2、A1、A0，故须对函数的卡诺图进行降维，即降为3维。,D0=D3=D,D4=D5=D6=D7=0,令A=A2、B=A1、C=A0 则：,相应的电路图如下所示：,(4)函数有4个输入变量，而74151的地址端只有3个，即A2、A1、A0，故须对函数的卡诺图进行降
19、维，即降为3 维。,D1=D,D2=D3=D4=D5=0。,D6=1,相应的电路图如右图所示：,令A=A2、B=A1、C=A0 则：,4.15 用74153实现下列函数：,解：(1)函数有4个输入变量，而74153的地址端只有2个，即 A1、A0，故须对函数的卡诺图进行降维，即降为 2 维。,D0=CD,D1=CD,D2=0,D3=CD,令A=A1、B=A0，则：,相应的电路图如下图所示：,4.18 用74283将8421BCD码转换为余3BCD码。,解：由于同一个十进制数码的余3BCD码比相应的8421BCD码大 3，故用一片74283既可以实现，电路图如下所示：,例1 某与非电路的逻辑函数
20、表达式为,试判断该电路是否会出现逻辑冒险？若可能产生，试用增加冗余项的方法予以消除。,解：将表达式转换为与或式,相应的卡诺图如下图所示。,由于图中各卡诺圈相切，所以该电路可能出现逻辑冒险。,在表达式中增加冗余项 BD，即,增加冗余项后，相应逻辑电路中应增加一个与非门，其与非表达式为：,当B=D=1时：,要求：1、掌握基本SR触发器的结构、工作原理。2、掌握描述触发器逻辑功能的各类方法。3、了解边沿DFF、边沿JKFF的工作原理。4、掌握触发器的逻辑功能及其应用。5、掌握触发器功能转换方法。,触发器和次态方程,(1)SRFF,(2)DFF,(3)JKFF,(4)TFF,(5)TFF,Qn+1=D
21、,触发器逻辑功能的转换,1.转换模型,2.公式法,3.列表图解法,典型习题,5.3 分析图P5.3的逻辑功能：列出真值表，导出特征方程并说明 SD、RD 的有效电平。,解：(1)列真值表如下,(2)求特征方程,SD、RD 高电平有效,节目录,图 P5.3,图 P5.4,节目录,5.4 对于图P5.4电路，试导出其特征方程并说明对A、B的取值有无约束条件。,解：(1)列真值表如下,(2)求特征方程,对A、B的取值无约束条件。,节目录,5.5 试写出图P5.5触发器电路的特征方程。,CP=0时，Qn+1=Qn,图 P5.5,节目录,5.6 试写出图P5.6各触发器电路的特征方程。,(a),(b),
22、(c),图 P5.6,(d),节目录,节目录,5.8 维阻D触发器构成的电路如图P5.8所示，试作Q端波形。,Q,解：特征方程为：,Q端波形如上所示。,节目录,图 P5.8,图 P5.10,节目录,5.10 画出图P5.10中Q端的波形。设初态为“0”。,Q,解：特征方程为：,Q端波形如上所示。,节目录,5.18 试作出图P5.18电路中Q1和Q2的波形（设Q1和Q2的初态均为“0”，并说明Q1和Q2对于CP2各为多少分频。,CP2,CP1,Q1,Q2,4分频,节目录,5.21 试分别用公式法和列表图解法将主从SR触发器转换成JK触发器。,SR=0,令新老触发器的次态方程相等，则有,改为：,但
23、不满足约束条件SR=0,解1：,节目录,解2:(1)列综合表，如下所示：,0,1 1,0,1 0,1,0 1,0,0 0,Qn+1,K Qn,S,R,0,1,0,0,0,0,0,0,0,J,0,1 1,1,1 0,1,0 1,1,0 0,1,1,0,0,0,0,1,1,1,1,1,节目录,(2)作卡诺图，如下图所示,R=KQn,节目录,第五章 时序逻辑电路,一、时序逻辑电路的基本概念,1.定义,2.结构特点,(1)电路由组合电路和存储电路构成，含记忆元件；,(2)电路中含有从输出到输入的反馈回路；,3.功能描述,状态转移表；状态转移图；功能表；表达式；卡诺图；电路图；波形图,二、一般时序逻辑电
24、路的分析和设计,1.分析步骤,组合电路、存储电路,(1)分析电路结构,输入信号X、输出信号Z,(2)写出四组方程,时钟方程,各触发器的激励方程,各触发器的次态方程,电路的输出方程,(3)作状态转移表、状态转移图或波形图,(4)电路的逻辑功能描述,作状态转移表时，先列草表，再从初态(预置状态或全零状态)按状态转移的顺序整理。,2.设计步骤,(1)根据要求，建立原始状态转移表或原始状态转移图；,输入/出变量个数；,状态间的转换关系（输入条件、输出要求）,状态个数；,(2)化简原始状态转移表（状态简化或状态合并）；,进行顺序比较，作隐含表,作状态对图,进行关联比较,作最简状态转移表,a.列出所有的等
25、价对。,b.列出最大等价类。,c.进行状态合并，并列出最简状态表。,(4)选定触发器类型并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的激励函数和电路的输出函数；,(6)作逻辑电路图。,(3)进行状态编码（也称状态分配）；,(5)自启动性检查；,三、寄存器和移存器,1.寄存器和移存器电路结构特点,2.MSI寄存器74175,图6.4.2 4位MSI 寄存器74175,表6.4.1 4位MSI 寄存器74175功能表,3.MSI移存器的功能及其典型应用,(1)74194的简化符号、功能表,表6.4.3 74194的功能表,串入,串行并行,图6.4.7 7位串入并出转换电路,0,0,
26、0,0,0,0,0,并行数据输出端,0作为标志码,(2)用74194实现串并行转换,清0,Q0Q6：并行数据输出端,D1：取0，作为标志码,工作过程：,置数,右移,读取,表6.4.4 7位串入并出转换电路的状态转移表,并行串行,图6.4.8 7位并入串出转换电路,0,0,0,0,0,0,0,0作为标志码,启动,片的Q3：串行数据输出端,D0：取0，作为标志码,工作过程：,置数,右移,表6.4.5 7位并入串出转换电路的状态转移表,移存型计数器,要求：了解移存型计数器的结构特点、工作特点及其设计方法。,一、结构特点（1）属于同步计数器，存在反馈网络。（2）第一级触发器的激励由输入决定，其余触发器
27、更新均符合Qin+1=Qi-1n 对于DFF：Di=Qi-1 对于JKFF：Ji=Qi-1，Ki=Qi-1（3）状态转移表符合移存规律（4）只要设计第一级触发器的激励即可。,二、分析 与同步计数器的分析步骤相同，只是最后得到的状态转移表满足移存规律。,三、设计（1）首先根据模长M确定触发器个数n:nlog2M。（2）列状态转移表，必须满足移存规律（关键：从2n个状态中按移存规律找出所需的M个状态。）；（3）列激励表，求激励方程，检查自启动性；（4）画逻辑图。,序列码发生器（重要）,一、要求：掌握分析序列码发生器的方法。掌握已知码型序列码发生器的设计方法。,二、结构类型：计数型序列码发生器 反馈
28、移存型序列码发生器,三、设计（1）计数型序列码发生器的设计先设计模值为序列长度的计数器再设计一组合电路，其输入为计数器各触发器的输出Qi，输出为序列码F。,（2）移存型序列码发生器的设计 设计方法类似移存型计数器的设计。模长为序列码的循环长度，状态编码符合序列码的变化规律。,四、常见题型（1）74161+74151型的分析与设计（2）74194+74151型的分析,（1）序列码发生器74161+74151型,输出序列码,计数型序列码发生器分析与设计,（2）序列码发生器74194+74151型,移存型序列码发生器,顺序脉冲发生器,设计方法输出端较多时：计数器+译码器输出端较少时：环形计数器,第八
29、章 D/A和A/D变换 6%,一、D/A转换的一般原理,二、A/D转换的一般过程,三、DAC和ADC的主要技术指标,一、D/A转换的一般原理,1.采样和保持,2.量化与编码,舍尾方法,四舍五入方法,二、A/D转换的一般过程,三、DAC和ADC的主要技术指标,1.精度：用分辨率、转换误差表示,2.速度：用转换时间、转换速率表示,8.1 有一个DAC电路，n=8，其分辨率是多少？解：分辨率=1/（2n-1）=1/（28-1）=0.392%,，求对应输入011,101,110这3种情况下的输出电压,解：当输入数字量为011时，输出电压uO为：,当输入数字量为101时，输出电压uO为：,当输入数字量为
30、110时，输出电压uO为：,8.3 若T型D/A转换器电路中,8.4 一个8位逐次逼近式ADC要求转换时间小于200ns，则时钟周期TCP应为多少？解：逐次逼近式ADC转换器完成一次转换所需要的节拍数为（n+1）,其中n为二进制代码的个数，完成一次转换所需的时间为(n+1)TCP，其中TCP为时钟脉冲周期。因此：(n+1)TCP200nsTCP200/9=22.2ns，取TCP=20ns。,8.6 A/D转换通常要经过哪几个步骤来完成？解：A/D转换过程通常包括采样、保持、量化和编码四个步骤。采样就是周期性地抽取模拟信号的瞬间值；保持指在非采样点仍维持不变的模拟量输入；量化就是将连续的模拟量离
31、散为量化电平；编码指为每个量化电平进行二进制“编号”。,8-6 有一个ADC电路，UREF=5V，n=4，试分别求出采用四舍五入量化和舍尾量化方式时的量化单位。如果uI=3.9V，则转换后的数字量分别为多少？若用自然二进制码表示转换后的数字量，则对应的代码分别是什么？,解：1.采用四舍五入量化方式：,量化单位,2.采用舍尾量化方式：,量化单位,第九章 半导体存储器 4+10%,一、各种半导体存储器的工作特点,二、ROM、RAM存储容量的扩展方法,三、用ROM实现组合电路的方法,1.只读存储器(ROM),2.随机存储器(RAM),一、各种半导体存储器的工作特点,二、ROM、RAM存储容量的扩展方
32、法,1.位扩展,2.字扩展,三、用ROM实现组合电路的方法,9.3 试用ROM阵列图实现下列一组多输出逻辑函数,F1(A,B,C)=AB+AB+BCF2(A,B,C)=m(3,4,5,7)F3(A,B,C)=ABC+ABC+ABC+ABC+ABC解：将F1,F2,F3都用最小项表达式表示：F1(A,B,C)=AB+AB+BC=m(2,3,4,5,7)F2(A,B,C)=m(3,4,5,7)F3(A,B,C)=ABC+ABC+ABC+ABC+ABC=m(0,1,3,6,7),ROM的阵列图如下图：,m0 m7,9.7 有容量为2564,64K1,1M8,128K16为的ROM,试分别回答:这些R
33、OM有多少个基本存储单元?这些ROM每次访问几个基本存储单元?这些ROM个有多少个地址线?答:(1)分别有1024个,102464个,1M8,128K16个（2）分别为4个,1个,8个,16个（3）分别有8,16,20,17条地址线,例：设ABC为三位二进制数，若该数大于等于5，则输出F1为l，否则为0；若该数小于3或大于6，则输出F21，否则为0；试用ROM实现该电路，列出真值表，并正确标出与阵列和或阵列连接图。,解：有题意，得真值表。,例2：,ABC为三位二进制数，试在PLA上设计电路：(1)是否能被3整除，若能被3整除，则输出F1l。(2)是否大于12，若大于12，则输出F2=1。,第十
34、章 可编程逻辑器件 6%,一、PLD器件的分类,二、各种PLD器件的基本结构,一、PLD器件的分类,1.PLD的集成度分类,2.PLD的制造工艺分类,(1)一次性编程的PLD,(2)紫外线可擦除的PLD(EPLD),(3)电可擦除的PLD(EEPLD),(4)采用SRAM结构的PLD,二、各种PLD器件的基本结构,10.1 PLD器件有哪几种分类方法？按不同的方法划分PLD器件分别有哪几种类型？,解：PLD器件通常有两种分类方法：按集成度分类和按编程方法分类。按集成度分类，PLD器件可分为低密度可编程逻辑器件（LDPLD）和高密度可编程逻辑器件（HDPLD）两种。具体分类如下：,按编程方法分类，PLD器件可分为一次性编程的可编程逻辑器件、紫外线可擦除的可编程逻辑器件、电可擦除的可编程逻辑器件和采用SRAM结构的可编程逻辑器件四种。,
