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1、Altera公司的PLD器件综述,PLD器件MAXII主流FPGA产品 Cyclone（飓风）CycloneII Stratix FPGA配置芯片配置EEPROM Cyclone专用配置器件 早期器件，大部分已经停产,配置EEPROM,用于配置SRAM工艺FPGA的EEPROM，EPC2以上的芯片可以用电缆多次擦写型号表 EPC2 EPC1 EPC1441 EPC1213 EPC1064 EPC1064V,Cyclone专用配置器件,专门用于配置Cyclone器件的EEPROM，可以用ByteblasterII在线改写，电压为3.3v型号表 EPCS1 EPCS4(AS mode config
2、uration),PLD器件的配置与编程,何谓配置和编程？将VHDL代码形成的文件写入PLD器件的过程配置（configure）和编程(program)的区别Program：对flash或者EEPROM工艺的配置芯片或者PLD器件进行写入的过程Configure：对SDRAM工艺的FPGA写入数据必须每次上电后均要进行一次，编程文件保存在配置芯片中，上电时从编程芯片下载到FPGA中,Altera的CPLD和FPGA的配置编程过程,CPLD器件可独立使用，无需其他编程芯片，直接通过JTAG接口或其他接口进行编程FPGA器件不能独立使用（调试时可以），需要和配置芯片一起使用，在生产时，代码写入配置
3、芯片中，应用时，加电后代码自动从配置芯片写入FPGA中,PLD器件的2种配置方法,通过专用编程器配置,通过PC机配置,通过专用编程器配置,MAX7128的配置电路,MAX 7000S devices are in-system programmable via an industry-standard 4-pin Joint Test Action Group(JTAG)interface(IEEE Std.1149.1-1990).The ISP circuitry in MAX 7000S devices is compatible with IEEE Std.1532 specifica
4、tion.The IEEE Std.1532 is a standard developed to allow concurrent ISP between multiple PLD vendors.电路图,MAX7128的配置电路图,多片MAX7128的配置电路图,Altera公司的FPGA的配置,共有7种模式：Passive Serial(PS)Active Serial(AS)Passive Parallel Synchronous(PPS)Fast Passive Parallel(FPP)Passive Parallel Asynchronous(PPA)Passive Serial
5、 Asynchronous(PSA)Joint Test Action Group(JTAG)JTAG模式可通过FGPA的MSEL0,MSEL1引脚选择,被动/主动串行/并行异步/同步？,有关配置的术语,被动/主动 是指FPGA的配置过程是FPGA发起 还是配置器件（主机host）发起，如是FPGA器件发起配置，则为主动，否则为被动串行/并行配置数据通过一根数据线传送道到FPGA中为串行，并行配置一般有8根数据线，速度更快异步/同步异步配置，没有时钟信号线，同步配置有时钟信号线,Passive Serial(PS)被动串行,可通过一下2种方式配置：the enhanced configurat
6、ion devices EPC16,EPC8,and EPC4),EPC2,EPC1,EPC1441 serial synchronous microprocessor interface：USB Blaster USB Port Download Cable,MasterBlasterTM communications cable,ByteBlasterTM II parallel download cableByteBlasterMVTM parallel port download cable.,Active Serial(AS)主动串行,Configuration with the s
7、erial configuration devices(EPCS1 and EPCS4).用于Cyclone系列器件的配置必须使用ByteBlaster II电缆,Passive Parallel Synchronous(PPS)被动并行同步,Configuration with a parallel synchronous microprocessor interface.用于 微处理器对 FPGA进行配置，配置为并行传输，同步,Fast Passive Parallel(FPP)快速被动并行,Configuration with an enhanced configuration devi
8、ce or parallel synchronous microprocessor interface where 8 bits of configuration data are loaded on every clock cycle.Eight times faster than PPS.比PPS模式快8倍的配置模式，其他同PPS,Passive Parallel Asynchronous(PPA)被动并行异步,Configuration with a parallel asynchronous microprocessor interface.In this scheme,the mic
9、roprocessor treats the target device as memory.用于微处器配置电路,Passive Serial Asynchronous(PSA)被动串行异步,Configuration with a serial asynchronous microprocessor interface.用于微处器配置电路，串行线路,Joint Test Action Group(JTAG)JTAG模式,Configuration through the IEEE Std.1149.1(JTAG)pins.(1)使用JTAG接口配置，调试时最常用的配置方式,FPGA配置电路图
10、：Cyclone器件,多个Cyclone器件配置,调试时的Cyclone器件配置,配置电路的设计问题,选择合适的配置模式（PS,JTAG,AS等）根据FPGA类型，并考虑 调试和运行 2种状态的配置模式选择配置器件（EPC2,EPS1，MCU等）根据器件，FPGA类型，芯片的价格等选择一种编程电缆，可自行制作配置电缆电路根据FPGA类型，一般按：ByteBlaster II ByteBlaster MVByteBlaster的顺序选择。,ByteBlaster II编程 电缆电路,ByteBlaster II的10 PIN 插头定义,ByteBlaster MV 编程电缆电路,ByteBlas
11、ter MV的10 PIN 插头定义,ByteBlaster 编程电缆电路,ByteBlaster 的10 PIN 插头定义,PLD器件中的JTAG技术和ISP技术,何为JTAG？何为ISP？,JTAG：起源,随着IC技术的发展，PCB越来越复杂，尤其是SMD器件(surfacemount packaging device)的大量使用，PCB面积越越小。传统测试方法 难以使用external test probes（外部测试探针）“bed-of-nails”test fixtures（针床测试设备）1980年，JTAG（the Joint Test Action Group）组织提出了一种新的
12、测试方案,JTAG：结构,定义了一种 boundary-scan testing 方法，在IC芯片中增加实现这种测试的电路。该方法后来成为IEEE1149.1标准图示：,边界扫描数据移位方式,JTAG接口的信号定义,JTAG：功能,有3个功能：内部测试一IC内部的逻辑测试外部测试一IC间相互连接的测试（PCB线路测试）取样测试一IC正常运行时的数据取样测试现在，JTAG电路和接口被广泛用于芯片的代码下载,请看电路图,FLEX 10K等器件的JTAG电路,JTAG BST系统与与FLEX器件关联结构图,JTAG BST选择命令模式时序,TAP控制器的命令模式有：,SAMPLEPRELOAD指令模
13、式,EXTEST指令模式,BYPASS指令模式,IDCODE指令模式,USERCODE指令模式,JTAG:更多内容,参见文献：IEEE 1149.1(JTAG)Boundary-ScanTesting in Altera Devices September 2000,ver.4.05 Application Note 39相关器件的datasheet,The end.,MAXII,返回,Cyclone（飓风）：,返回,Cyclone II：,返回,Stratix：,返回,StratixII:,返回,配置EEPROM,返回,Cyclone专用配置器件,返回,关于Lattice公司,Lattice
14、（中文名：莱迪思）是ISP（在线可编程）技术的发明者，ISP技术极大的促进了PLD产品的发展，80年代和90年代初是其黄金时期。Lattice中小规模PLD/FPGA比较有特色，种类齐全，性能不错。99年Lattice收购Vantis（原AMD子公司）,2001年收购Lucent微电子的FPGA部门，是世界第三大可编程逻辑器件供应商。目前Lattice公司在上海设有研发部门。,返回,CPLD的编程方案,PC机,JTAG编程端口,CPLD,PC机,isp编程端口,CPLD,编程适配电路,编程适配电路,JTAG编程信号：TCK、TDO、TMS、TDI,ISP功能提高设计和应用的灵活性,减少对器件的
15、触摸和损伤不计较器件的封装形式,允许一般的存储样机制造方便支持生产和测试流程中的修改,允许现场硬件升级迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,此接口既可作编程下载口，也可作JTAG接口,ALTERA 的 ByteBlaster（MV）下载接口,3.7.1 CPLD的JTAG方式编程,图3-47 CPLD编程下载连接图,TCK、TDO、TMS、TDI为CPLD的JTAG口,对CPLD编程,图3-48 多CPLD芯片ISP编程连接方式,3.7.1 CPLD的ISP方式编程,FPGA的配置方案,FPGA的3种常用的 标准下载配置模式,1、Passive Se
16、rial Mode,3、JTAG Mode,2、Active Serial Mode,FPGA配置,JTAG配置端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,AS配置端口,专用FLASH配置器件,FLEX、ACEX、APEX等系列 FPGA器件配置连线图,FLEX、ACEX、APEX系列FPGA 配置电路,FPGA Passive Serial Configuration 被动串行配置模式,10针标准配置/下载接口,通过配置电路后与PC机的并行接口相接,对FPGA配置,方案1:PS端口直接配置,主系统通用10针标准配置/下载接口,目标板10针标准配置接口,PIN1,O
17、TP配置器件插座,多FPGA芯片配置电路,3.7.2 使用PC并行口配置FPGA,OTP配置器件：EPC1441、EPC1、EPC1213等,方案2:PS端口OTP专用器件配置,缺点：1、芯片价格高。2、只能一次编程。3、可配置的FPGA规模小，不能用于SOPC系统配置。4、无法用于实时多任务重配置,选择Global Project Device项,编译前选择配置器件,注意，被编译文件的工程名为“DAC”，因此，其配置文件名应该为“DAC.POF”,对于低芯核电压FPGA（如EP1K30），需选择此项，电路中的配置芯片应该接3.3V工作电压。,选择配置芯片的型号为EPC1PC8,选择PS模式,
18、编 译！,选择配置器件生产商,打开通用编程器编程窗,选择器件类型,选择器件型号,器件接插方式,进入工程文件夹，选择编程文件,选择编程文件,双击编程文件后，进入“File type”窗，选择文件类型为“POF”：Programming Output File,编程缓冲器中的DAC.POF文件码,注意文件芯片型号是否对！,打开编程窗口,编程窗,开始编程,将编程完毕的配置器件插在相应的电路系统上,3.7.4 用专用配置器件配置FPGA,图3-53 EPC2配置FPGA的电路原理图,EPC2可以多次重复编程，且是isp方式编程,外部上拉电阻1K X 5,DCLK nCSnINIT_CONF OE DA
19、TA,PC机,FPGA,EPC2配置芯片,配置电路和JTAG编程端口,DCLKCONF_DONEnCONFIGnSTATUSDATA0,TCKTMSTDOTDI,TCKTMSTDOTDI,配置,编程,利用FLASH结构的EPC2为FPGA作配置,方案3:PS端口E平方专用器件配置,缺点：1、芯片价格高。2、可多次编程次数少。3、无法用于实时多任务重配置,如果没有使用外部上拉电阻，则必须选择此项,选择配置器件型号：EPC2LC20,编 译！,编程前，首先打开编程器窗口,然后用鼠标双击此文件名,于是弹出编程文件选择窗,双击此编程文件名：DAC.POF,这是对FPGA的配置文件,对EPC2编程文件名
20、,编程器件名,开始编程,EPC2器件,EPC2的编程口,方案4:AS端口FLASH专用器件配置,PC机,Cyclone系列 FPGA,EPCSX配置芯片,ByteBlasterII配置电路,配置,编程,AS配置端口,ByteBlaster(MV)配置电路ByteBlasterII配置电路,POF硬件购建配置文件,Nios工作软件,Nios嵌入式系统,缺点：1、只适合于Cyclone系列器件2、无法用于实时多任务重配置,FPGA,普通单片机,EPROM或串行E平方ROM,PS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0,方案5:PS端口单片机软件方式配置,单片机I/O
21、端口,单片机软件配置方案缺点：1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。2、配置速度慢，不能用于反应速度要求高的领域。3、可配置的FPGA规模小，无法用于大于10K30乃至SOPC领域的器件配置。4、电路面积比较大5、实验模式不规范,单片机产生配置时序、读取EPROM中的配置数据,EPROM中放置多个不同功能的配置文件,对FPGA进行配置,3.7.4 使用单片机配置FPGA,MCU用PPS模式配置FPGA电路,用89C52进行配置,各种规模的FPGA,ASIC/CPLD,大容量EPROM,PS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0,方案6:
22、PS端口ASIC/CPLD硬件高速配置方案,I/O端口,缺点：1、电路面积比较大,PC机选择JTAG下载模式,GWAK30Z型适配板,掉电配置选择PS下载模式,掉电保护配置复位,40MHz配置时钟源,掉电保护配置器件,配置文件ROM,配置成功指示,FPGA的配置和重配置（RECONFIGURATION）,PC机,FPGA,应用电路系统,CPU/CPLD,大容量ROM/EPROM/FLASH芯片,FPGA,应用电路系统,CPU/CPLD,RAM,方案1,方案2,1、通用编程器2、通用仿真器3、虚拟仪表,通过EDA工具中的LPM模块调用如LPM_ROM，LPM_FIFO等,FPGA中的硬件EAB/ESB,硬核IP或嵌入式硬件模块（如EAB）调用图示,通过LPM编辑器或直接编辑设计（调用），以及参数设定LPM模块的相关底层文件（或元件）,顶层系统调用,产生HARDCOPY文件,ASIC无缝转化,ALTERA HARDCOPY ASIC设计流程,FPGA硬件系统测试仿真,ASIC顶层设计,STRATIX系列FPGA,规范的配置方案,JTAG端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,不规范的配置方案,
