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1、专题二.经典模块设计,分频器设计,专题内容：,1.分频器的原理2.二进制分频器的设计3.偶数分频器的设计4.奇数分频器的设计5.占空比可调的分频器的设计6.小数分频器的设计,1.分频器的原理,分频器就是对较高频率的信号进行分频，得到较低频率的信号。常见的分频器有二进制分频器、偶数分频器、奇数分频器、占空比可调的分频器和小数分频器。分频系数（倍率）rate=fin/fout,2.二进制分频器的设计,二进制分频就是对输入时钟进行2的整数次幂分频。设计原理：（rate=2N，N是整数）定义一个N位的计数器，对输入的时钟脉冲进行计数，计数结果的第N-1位就是对输入时钟的2的N次幂分频。将相应的位数取出
2、即可得到分频时钟。,二进制分频器的VHDL源程序,Library ieee;Use ieee.std_logic_1164.all;Use;Use;Entity fdiv is generic(N:integer:=3);-rate=2N，N为正整数 port(clkin:IN std_logic;clkout:OUT std_logic);End fdiv;,Architecture a of fdiv is signal cnt:std_logic_vector(N-1 downto 0);Begin process(clkin)begin if(clkinevent and clkin=
3、1)then cnt=cnt+1;end if;end process;clkout=cnt(N-1);End a;,仿真结果,从波形图可以看到，clkout是clkin的8分频，也就是2的3次幂分频。如果要产生其他次幂分频，直接修改generic类属变量参数即可。,3.偶数分频器的设计,rate=even（偶数），占空比50%设计原理：定义一个计数器对输入时钟进行计数，在计数的前一半时间里，输出高电平，在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。例如，6分频，计数值为02输出高电平，计数值为35输出低电平。,偶数分频器的VHDL源程序(1),Librar
4、y ieee;Use ieee.std_logic_1164.all;Use;Use;Entity fdiv is generic(N:integer:=6);-rate=N，N是偶数 port(clkin:IN std_logic;clkout:OUT std_logic);End fdiv;,Architecture a of fdiv is signal cnt:integer range 0 to n-1;Begin process(clkin)-计数 begin if(clkinevent and clkin=1)then if(cntn-1)then cnt=cnt+1;else
5、cnt=0;end if;end if;end process;process(cnt)-根据计数值，控制输出时钟脉冲的高、低电平 begin if(cntn/2)then clkout=1;else clkout=0;end if;end process;End a;,偶数分频器的VHDL源程序(2),Library ieee;Use ieee.std_logic_1164.all;Use;Use;Entity fdiv is generic(N:integer:=6);-rate=N，N是偶数 port(clkin:IN std_logic;clkout:OUT std_logic);En
6、d fdiv;,Architecture a of fdiv is signal cnt:integer range 0 to n/2-1;signal temp:std_logic;Begin process(clkin)begin if(clkinevent and clkin=1)then if(cnt=n/2-1)then cnt=0;temp=NOT temp;else cnt=cnt+1;end if;end if;end process;clkout=temp;End a;,仿真结果,从波形图可以看到，clkout是clkin的6分频。如果要产生其他分频，直接修改generic类
7、属变量参数即可。,4.奇数分频器的设计,rate=odd（奇数），占空比50%设计原理：定义两个计数器，分别对输入时钟的上升沿和下降沿进行计数，然后把这两个计数值输入一个组合逻辑，用其控制输出时钟的电平。这是因为计数值为奇数，占空比为50%，前半个和后半个周期所包含的不是整数个clkin的周期。例如，5分频，前半个周期包含2.5个clkin周期，后半个周期包含2.5个clkin周期。,奇数分频器的VHDL源程序,Library ieee;Use ieee.std_logic_1164.all;Use;Use;Entity fdiv is generic(N:integer:=5);-rate=
8、N，N是奇数 port(clkin:IN std_logic;clkout:OUT std_logic);End fdiv;,architecture a of fdiv is signal cnt1,cnt2:integer range 0 to N-1;begin process(clkin)begin if(clkinevent and clkin=1)then-上升沿计数 if(cnt1N-1)then cnt1=cnt1+1;else cnt1=0;end if;end if;end process;,process(clkin)begin if(clkinevent and clk
9、in=0)then-下降沿计数 if(cnt2N-1)then cnt2=cnt2+1;else cnt2=0;end if;end if;end process;clkout=1 when cnt1(N-1)/2 or cnt2(N-1)/2 else 0;end a;,仿真结果,从波形图可以看到，clkout是clkin的5分频。如果要产生其他分频，直接修改generic类属变量参数即可。,5.占空比可调的分频器的设计,占空比为m:n设计原理：定义一个计数器，对输入时钟脉冲进行计数。根据计数值来判断输出高电平还是低电平。例如，占空比为3:10的偶数分频器，当计数值为02时，输出高电平；当计
10、数值为39时，输出低电平。,占空比可调的分频器VHDL源程序,Library ieee;Use ieee.std_logic_1164.all;Use;Use;Entity fdiv is generic(n:integer:=10;m:integer:=3-占空比m:n，rate=n);port(clkin:IN std_logic;clkout:OUT std_logic);End fdiv;,architecture a of fdiv is signal cnt:integer range 0 to n-1;begin process(clkin)begin if(clkinevent
11、 and clkin=1)then if(cntn-1)then cnt=cnt+1;else cnt=0;end if;end if;end process;clkout=1 when cntm else 0;end a;,仿真结果,从波形图可以看到，clkout是clkin的10分频，且占空比为3:10。如果要产生其他分频，直接修改generic类属变量参数即可。,6.小数分频器的设计,时钟源与用户所需的频率不成整数倍关系，此时可采用小数分频器进行分频。比如，分频系数为2.5、3.5等半整数分频器。设计原理：先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来
12、获得所需要的小数分频值。例如，10.1分频，可以设计出9次10分频，1次11分频，这样总的分频值为：F=(910+111)/(9+1)=10.1这种实现方法，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大，实际应用中不常用。而当分频系数为N-0.5时，可控制扣除脉冲的时间，而不是一次N分频，一次N-1分频，这样可以得到一个稳定的脉冲频率。,半整数分频器（N-0.5）的设计框图,分频系数为N-0.5的半整数分频器电路可由一个异或门、一个模N计数器和一个二分频组成。,半整数分频器VHDL源程序,library ieee;use ieee.std_logic_1164.all;use;us
13、e;ENTITY fdiv IS generic(N:integer:=5);-分频系数N-0.5 PORT(clkin:IN STD_LOGIC;-时钟源 clkout:BUFFER STD_LOGIC-输出时钟);END fdiv;,ARCHITECTURE a OF fdiv IS SIGNAL clk,div2:STD_LOGIC;SIGNAL count:integer range 0 to N-1;BEGIN clk=clkin XOR div2;-clkin与div2异或后作为模N计数器的时钟 PROCESS(clk)BEGIN IF(clkevent AND clk=1)THEN IF(count=0)THEN count=N-1;-置整数分频值N clkout=1;ELSE count=count-1;-模N计数器减法计数 clkout=0;END IF;END IF;END PROCESS;,PROCESS(clkout)BEGIN IF(clkoutevent AND clkout=1)THEN div2=NOT div2;-输出时钟二分频 END IF;END PROCESS;END a;,仿真结果,从波形图可以看到，clkout是clkin的4.5分频。如果要产生其他分频，直接修改generic类属变量参数即可。,
