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1、 毕 业 设 计（论 文）题目：等精度数字频率计的设计Title: Equal Precision Frequency MeterPlan毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。作 者 签 名： 日 期： 指导教师签名： 日期： 使用授权说明本人完全了解 大学关于
2、收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。作者签名： 日 期： 学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。作者签名
3、： 日期： 年 月 日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权 大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。涉密论文按学校规定处理。作者签名：日期： 年 月 日导师签名： 日期： 年 月 日摘 要 频率检测是电子测量领域的最基本也是最重要的测量之一。频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频率方法的研究越来越受到重视。本课题的等精度数字频率计设计，采用当今电子设计领域流行的E
4、DA技术，以CPLD为核心，配合AT89C51单片机，采用多周期同步测频原理，实现了0.1Hz-50MHz信号频率的等精度频率测量，此外，该系统还可以测方波信号宽度及高、低电平的占空比。基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在实用中有很大的局限性，而等精度频率计不但有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。运用等精度测量原理，结合单片机技术设计了一种数字频率计，由于采用了屏蔽驱动电路及数字均值滤波等技术措施，因而能在较宽定的频率范围和幅度范围内对频率，周期，脉宽，占空比等参数进行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数字频率
5、计的测量算法，提出了基于CPLD 的数字频率计的设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。 设计中用一块复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在Quartus II平台上，用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真和下载。用AT89C51单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制数码管的显示输出。系统将单片机AT89C51的控制灵活性及CPLD芯片的现场可编程性相结
6、合，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。关键词 等精度测量； 单片机； 频率计； 闸门时间ABSTRACT In the field of electronic measurement, the frequency checking is one of mostfundamental and critically important measuring methods. Because frequency signal, whichis easily transported, has strong resistance to the
7、 disturbance and can be measured withhigh precision, research on the method by measuring frequency have more and moresignificance in the real application.Along with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the dr
8、op but to reduce, in is practical has the very big limitation, but and so on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precision in the entire frequency measurement region. Using and so on the precision survey principle, unif
9、ied the monolithic integrated circuit technical design one kind of numeral frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in compared in the frequency range and the scope scope which the width decided t
10、o the frequency, the cycle, the pulse width, occupied parameter and so on spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digital frequency meter the survey algorit
11、hm, proposed based on the CPLD digital frequency meter design proposal. Has produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achieve the high frequency measurement precision. During the design, a chip EPM7128SLC84_1 S in CPLD fulfills tim
12、ing logic control and count function. Under the flat of Quartus II，through VHDL language CPLD software design compilation debug, simulation and download can be carried out. By use of the AT89C51 single chip computer as the main controlling parts, the AT89C51 realizes test signal control keyboard sca
13、n and output display of LED. The system combines the control flexibility of AT89C51 with programmable performance of CPLD，so not only can it shorten the period of the development and research，but also has the advantages of compact structure little volume high reliability wide scope and high precisio
14、n.Keywords： Precision survey; monolithic integrated circuit; frequency meter, strobe tim目 录摘 要IABSTRACTII第一章 绪 论11.1背景11.2研究内容及相关技术11.3测量原理2第二章 总体设计思路32.1多周期同步测量方法32.2等精度测量原理32.3设计要求6第三章 硬件电路设计63.1系统顶层电路设计63.2设计总体思路及原理73.2.1 CPLD的结构与功能介绍73.3 等精度数字频率计项目设计方案73.3.1等精度数字频率计的设计73.3.2等精度数字频率计主要由以下几个部分组成83
15、.3.3系统的基本工作方式如下93.3.4 CPLD/FPGA测频专用模块的VHDL程序设计93.4单片机主控模块153.4.1 AT89C51单片机性能153.4.2单片机控制电路173.5输入信号整形模块193.6外围电路设计193.6.1键盘接口电路193.6.2显示电路203.6.3电源模块213.6.4其它电路21第四章 软件部分224.1 Quartus II概述224.2 Quartus II使用VHDL实现系统功能的全过程234.2.1电子系统的设计方法234.2.2“自顶向下”与“自底向上”的设计方法244.2.3 VHDL语言简介254.2.4本系统CPLD模块的顶层设计2
16、63.4单片机的汇编语言编程264.4.1单片机主程序264.4.2测频、测周期、测脉宽及测占空比子程序27第五章 实验测试及误差分析295.1实验测试及误差分析295.1.I实验测试的方法295.1.2系统的硬件验证295.1.3误差分析29第六章 实验仿真结果316.1 硬件试验情况316.2仿真结果31第七章 设计总结33致 谢34附录 参考文献35第一章 绪 论1.1背景 频率的概念就是1S时间内被测信号的周期个数，最直接的测量方法就是单位时间内计数法，这种方法比较适合高频测量。低频通常用测周期法。这两种方法的测量精度不固定，与被测信号的范围相关。等精度频率测量法融合以上两种方法的优点
17、，可兼顾低频与高频信号;但较以上两种方法而言，等精度频率测量有较高的测量精度，且误差不会随着被测信号频率的改变而改变。测频一直以来都是电子和通讯系统工作的重要手段之一。高精度的测频仪和频率发生器有着广泛的市场前景。以往的测频仪都是在低频段利用测周的方法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。该测频仪利用等精度的测频原理，保证了整个测试范围内恒定的测试精度。伴随着我国航空航天、电子、自动化测量、测控等领域的高速发展，对信号的测量也越来越多的，应用在以上的各个领域。而且随着小数点后面数字的不断增多，对被测信号的精度的要求也随之提高。等精度数字频率计就是为满足以上要求应运而生的高
18、科技产物。1.2研究内容及相关技术l CPLD的原理、开发步骤l 基于Quartus II和VHDL的自顶向下，模块化的数字电子系统开发l CPLD与单片机、DSP等器件的协作开发技术l 等精度数字频率计原理与设计 该测频系统的设计扬弃了传统的自下而上的数字电路设计方法，采用先进的EDA技术及自上而下的设计，把资源丰富、控制灵活及良好人机对话功能的AT89C51单片机和具有内部结构重组、现场可编程的CPLD芯片完美的相结合起来，实现了对0. 1Hz-70MHz信号频率的等精度测量。由于CPLD具有连续连接结构，易于预测延时，使电路仿真会更加准确，且编程方便，速度快，集成度高，价格低，从而使系统
19、研制周期大大缩短，产品的性能价格比较高。CPLD芯片采用流行的VHDL语言编程，并在Quartus II设计平台上实现了全部编程设计，单片机采用底层汇编语言编程，可以精确地控制测频计数闸门的开启和关闭，从而进一步提高了测量精度。该数字频率计的设计及实现也具有良好的应用价值和推广前景。后面几章将对系统的软硬件设计进行详细论述。1.3测量原理 传统的测频原理是在一定的时间间隔内测某个周期信号的重复变化次数N，其频率可表示为f=N/T，其原理框图见图1-1。这种测量方式的精度随被测信号频率的变化而变化。当方波预置门控信号由低变为高电平时，经整形后的被测信号上升一沿启动D触发器，由D触发器的R端同时启
20、动可控计数器CNT1和CNT2同时计数，当预置门为低电平时，随后而至的被测信号使可控计数器同时关闭。设FX为整形后的被测信号，FS为基准频率信号，若在一次预置门高电平脉宽时间内被测信号计数值为Nx,基准频率计数值为Ns，则有:FX= (FS/Ns) Nx第二章 总体设计思路2.1多周期同步测量方法等精度测量就是多周期同步测量法的一种衍生。多周期同步测量法是在直接测频的基础上发展起来的，在目前的测频系统中得到越来越广泛的应用。多周期同步测量原理框图如图1-1所示。首先被测信号fx从输入通道进入闸门A，标准信号f0通过时基选择进入闸门B，被测信号在同步逻辑控制电路的作用下，产生一个与被测信号同步的
21、闸门信号。当实际闸门打开时间控制为Tr时，即闸门A、B被同时打开T时间，这时，计数器A和计数器B同时分为对fx和f0的周期数进行累加计数。在T时间内，若计数器A的累计数为Na，计数器B的累计数为Nb，则Na=Tr*fx和Nb=Tr*f0，因此可以计算出被测频率fx=f0(Na/Nb)。图2-1 等精度测量原理图 由此可见，多周期同步法测频技术的实际闸门时间Tr不是固定的值，而是被测信号周期的整数倍，计数器A的计数脉冲与闸门A的开、闭是完全同步的，因而不存在+1个2.2等精度测量原理 图2-2等精度数字频率计原理图 在图中，预置门控信号是宽度为Tpr的一个脉冲，CNT1和CNT2是两个可控的计数
22、器。标准频率信号从CNT1的时钟输入端CLK输入，其频率为fs，经整形后的被测信号从CNT2的时钟输入端CLR输入，设其实际频率为fx。当预置门控信号为高时，经整形后的被测信号的上升沿通过D触发器的Q端同时启动计数器CNT1和CNT2。 CNT1和CNT2分别对被测信号(频率为fx)和标准频率信号(频率为fs)同时计数。当预置门信号为低电平时。随后而至的被测信号的上升沿将使两个计数器同时关闭。设在一次预置门时间Tpr内对被测信号的计数值为Nx，对标准信号的计数值为从，则下式成立:则计数结束后由CNT1和CNT2输出的计数值，根据上式的等精度测量公式即可计算出被测信号的频率。由上述可见，等精度测
23、频法具有以下三个特点:(I)相对测量误差与被测频率的高低无关;(2)增大Tpr或fs可以增大Ns，减少测量误差，提高测量精度;(3)铡量精度与预置门宽度和标准频率有关，与被测信号的频率无关，在预置门和常规侧频闸门时间相同而被侧信号频率同的情况下，等精度测量法的测量精度不变。保证了测量的精度。2.3设计要求 (1) 对于频率测试功能，测频范围为0.1 Hz50 MHz；对于测频精度，测频全域相对误差恒为百万分之一。 (2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。 (3) 对于脉宽测试功能，测试范围为0.1 s1 s，测试精度为0.01 s。(4) 对于占空比测试功能，测试精度为
24、1%99%。第三章 硬件电路设计3.1系统顶层电路设计等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图2-1所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出;CPLD/FPGA完成各种测试功能:键盘控制命令通过一片74LS165并入串出移位寄存器读入单片机，实现测频、测脉宽及测占空比等功能，单片机从CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果:显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。图3-1
25、 系统顶层框图系统的基本工作方式如下:（1）P0口是单片机与CPLD的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换;P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键:占空比、脉宽、周期、频率和复位。（2）显示电路由8个数码管组成:7个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。（3）测频标准频率50MHz信号由晶体振荡源电路提供。待测信号经放大整形后输入CPLD/FPGA的TCLK。3.2设计总体思路及原理3.2.1 CPLD的结构与功能介绍 可编程逻辑器件是20世纪70年代发展起来的一种新型逻辑器件，它是大规模集成电路技术的飞速发展与计算
26、机辅助设计、计算机辅助生产和计算机辅助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超小封装和专用化方向发展的重要基础。它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命性的变化。 该测频系统选用的CPLD器件是ALTERA公司所生产的MAX 7000系列中的EPM7128SLC84-15。它是在ALTERA公司的第二代MAX结构基础上，采用先进的氧化物半导体EEPROM技术制造的。可容纳各种各样、独立的组合逻辑和时序逻辑函数。可以快速而有效的重新编程，并保证可编程擦除100次。EPM7128SLC84-15包含128
27、个宏单元，每16个宏单元组成一个逻辑阵列块，同时，每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。 EPM7128SLC84-15的结构框图中逻辑阵列块(LAB)由16个宏单元(Macrocells)阵列组成，多个逻辑阵列块通过可编程互连阵列(PTA)互相连按;宏单元(Macrocells)由逻辑阵列、乘积项选择阵列和可编程寄存器等3个功能模块组成:可编程互连阵列(PTA)是一种可编程全局总线，连接着器件中的任何曰信号起源和信号目的地，使信号可以通过整个器件，且PTA消除了信号之间的时间偏移，有固定的延时，使时间性能容易预测
28、;I/0控制块(I/0 Control Block)允许每一个1/0管脚可以被单独的配置为输入、输出、双向管脚，且所有工/0引脚都有一个三态缓冲器。3.3 等精度数字频率计项目设计方案3.3.1等精度数字频率计的设计等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图3-3所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出；CPLD/FPGA完成各种测试功能；键盘信号由AT89C51单片机进行处理，它从CPLD/FPGA读回计数数据并进行运算，向显示
29、电路输出测量结果；显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。等精度频率计测试模块DJDPLJ.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC; START, CLRTRIG, FSTD, TF: IN STD_LOGIC; SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); OO: OUT STD_LOGIC_VEC
30、TOR(7 DOWNTO 0); EEND: OUT STD_LOGIC; -CPBZ ENDD: OUT STD_LOGIC); END ENTITY DJDPLJ; ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS -自校/测试频率选择模块例化PORT(CHKF, FIN, CHOIS: IN STD_LOGIC; FOUT: OUT STD_LOGIC); END COMPONENT FIN; COMPONENT CONTRL IS -测频、周期控制模块例化PORT(FIN, START, CLR, FSD: IN STD_LOGIC; CLK
31、1,EEND, CLK2, CLRC: OUT STD_LOGIC); END COMPONENT CONTRL; 3.3.2等精度数字频率计主要由以下几个部分组成（1）信号整形电路。用于对待侧信号进行放大和整形，以便作为PLD器件的属于信号。（2）测频电路。测频电路是测频的核心电路模块，可以由FPGS等PLD器件担任。（3）单片机电路模块。用于控制FPGA的测频操作和读取测频数据，并作出相应数据处理。安排单片机的P0口直接读取测试数据，P2口向FPGA发控制命令。（4）100MHZ的标准频率信号源。本模块采用高频稳定度和高精度度的晶振作为标准频率发生器，产生100MHZ的标准频率信号直接进入
32、FPGA。（5）键盘模块。可以用5个键执行测试控制，一个是复位键，其余是命令键。（6）数码显示模块。可以用7个数码管显示测试结果，最高可表达百万分之一的精度。考虑到提高单片机I/O口的利用率，降低编程复杂性，提高单片机的计算速度以及降低数码显示器对主系统的干扰，可以采用串行静态显示方式。3.3.3系统的基本工作方式如下(1) P0口是单片机与FPGA的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换；P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键：占空比、脉宽、周期、频率和复位。(2) 7个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。(3)
33、BCLK为测频标准频率50 MHz信号输入端，由晶体振荡源电路提供。 （4）待测信号经放大整形后输入CPLD/FPGA的TCLK。3.3.4 CPLD/FPGA测频专用模块的VHDL程序设计利用VHDL设计的测频模块逻辑结构如图2-3所示，其中有关的接口信号规定如下：(1) TF(P2.7)：TF=0时等精度测频；TF=1时测脉宽。 (2) CLR/TRIG(P2.6)：当TF=0时系统全清零功能；当TF=1时CLRTRIG的上跳沿将启动CNT2，进行脉宽测试计数。 (3) ENDD(P2.4)：脉宽计数结束状态信号，ENDD=1计数结束。 (4) CHOICE(P3.2)：自校/测频选择，C
34、HOICE=1测频；CHOICE=0自校。 (5) START(P2.5)：当TF=0时，作为预置门闸，门宽可通过键盘由单片机控制，START=1时预置门开；当TF=1时，START有第二功能，此时，当START=0时测负脉宽，当START=1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。 (6) EEND(P2.3)：等精度测频计数结束状态信号，EEND=0时计数结束。 (7) SEL2.0(P2.2，P2.1，P2.0)：计数值读出选通控制。图3-2 CPLD测频专用模块1 测频/测周期的实现 (1) 令TF=0，选择等精度测频，然后在CONTRL的CLR端加一正脉冲信号以完成测试电路
35、状态的初始化。 (2) 由预置门控信号将CONTRL的START端置高电平，预置门开始定时，此时由被测信号的上沿打开计数器CNT1进行计数，同时使标准频率信号进入计数器CNT2。 (3) 预置门定时结束信号把CONTRL的START端置为低电平(由单片机来完成)，在被测信号的下一个脉冲的上沿到来时，CNT1停止计数，同时关断CNT2对fs的计数。 (4) 计数结束后，CONTRL的EEND端将输出低电平来指示测量计数结束，单片机得到此信号后，即可利用ADRC(P2.2)、ADRB(P2.1)、ADRA(P2.0)分别读回CNT1和CNT2的计数值，并根据等精度测量公式进行运算，计算出被测信号的
36、频率或周期值。图3-3 测频模块逻辑图 图3-4 测频/测周期的实现电路图2控制部件设计如图3-5所示，当D触发器的输入端START为高电平时，若FIN端来一个上升沿，则Q端变为高电平，导通FINCLK1和FSDCLK2，同时EEND被置为高电平作为标志；当D触发器的输入端START为低电平时，若FIN端输入一个脉冲上沿，则FINCLK1与FSDCLK2的信号通道被切断。图3-5 测频与测周期控制部分电路3 计数部件设计图3-6 计数部件模块图图3-7 计数部件电路原理图图3-2中的计数器CNT1/CNT2是32位二进制计数器，通过DSEL模块的控制单片机可分4次将其32位数据全部读出。计数模
37、块CNT.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT IS PORT(CLK, CLR: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END ENTITY CNT; ARCHITECTURE ART OF CNT IS SIGNAL CNT: STD_LOGIC_VECTOR(31 DOWNTO 0); -定义CNT的数据类型 BEGIN PROCESS(CLK, CLR) ISBEGINIF CLR
38、=1 THEN CNT=00000000000000000000000000000000; -利用IF语句确定CNT的数据ELSIF CLKEVENT AND CLK=1 THEN CNT=CNT+1; END IF; END PROCESS; Q=CNT; -将最后确定的CNT数据赋给Q END ARCHITECTURE ART; 4脉冲宽度测量和占空比测量模块设计 （1）脉冲宽度测量原理图根据脉宽测量原理，设计如图3-8(CONTRL2)所示的电路原理示意图图3-8 测脉宽、占空比控制模块原理图测脉宽、占空比控制模块CONTRL2.VHDLIBRARY IEEE; USE IEEE.STD
39、_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CONTRL2 IS PORT (FIN, START, CLR: IN STD_LOGIC; ENDD, PUL: OUT STD_LOGIC); END ENTITY CONTRL2; ARCHITECTURE ART OF CONTRL2 IS SIGNAL QQ: STD_LOGIC_VECTOR(3 DOWNTO 1); SIGNAL A0, B0, C0, F2: STD_LOGIC; SIGNAL S: STD_LOGIC_VECTOR(1 DOWNTO 0); BE
40、GIN S(0)=QQ(3); S(1)=QQ(2); PROCESS(START, S) ISBEGIN IF START=1 THEN F2=FIN; -确定F2的数据 ELSE F2=NOT FIN; END IF; IF S=2 THEN PUL=1; -如果S=2则PUL输出高电平ELSE PUL=0; -否则PUL输出低电平END IF; IF S=3 THEN ENDD=1; -如果S=3则ENDD输出高电平ELSE ENDD=0; -否则ENDD输出低电平END IF; END PROCESS; A0=F2 AND QQ(1); -将F2和QQ(1)的数据相与再赋给A0 B0=
41、NOT A0; -将A0的数据取反赋给B0 C0=NOT F2; -将F2的数据取反赋给C0 PROCESS(C0, CLR) ISBEGINIF CLR=1 THEN QQ(1)=0; ELSIF C0EVENT AND C0=1 THEN QQ(1)=1; END IF; END PROCESS; PROCESS(A0, CLR) ISBEGINIF CLR=1 THEN QQ(2)=0; -如果CLR输入低电平则QQ(2)输出低电平ELSIF A0EVENT AND A0=1 THEN QQ(2)=1; END IF; END PROCESS; PROCESS(B0, CLR) IS B
42、EGINIF CLR=1 THEN QQ(3)=0; -如果CLR输入高电平则QQ(2)输出低电平ELSIF B0EVENT AND B0=1 THEN QQ(3)=1; END IF; END PROCESS; END ARCHITECTURE ART; （2）测量脉冲宽度的工作步骤(1) 向CONTRL2的CLR端送一个脉冲以便进行电路的工作状态初始化。 (2) 将GATE的CNL端置高电平，表示开始脉冲宽度测量，这时CNT2的输入信号为FSD。 (3) 在被测脉冲的上沿到来时，CONTRL2的PUL端输出高电平，标准频率信号进入计数器CNT2。 (4) 在被测脉冲的下沿到来时，CONTR
43、L2的PUL端输出低电平，计数器CNT2被关断。 (5) 由单片机读出计数器CNT2的结果，并通过上述测量原理公式计算出脉冲宽度。CONTRL2子模块的主要特点是：电路的设计保证了只有CONTRL2被初始化后才能工作，否则PUL输出始终为零。 只有在先检测到上沿后PUL才为高电平，然后在检测到下沿时，PUL输出为低电平；ENDD输出高电平以便通知单片机测量计数已经结束；如果先检测到下沿，PUL并无变化；在检测到上沿并紧接一个下沿后，CONTRL2不再发生变化直到下一个初始化信号到来。占空比的测量方法是通过测量脉冲宽度记录CNT2的计数值N1，然后将输入信号反相，再测量脉冲宽度，测得CNT2计数
44、值N2则可以计算出占空比： 3.4单片机主控模块3.4.1 AT89C51单片机性能其引脚如图3-9图3-8AT89C51的引脚图AT89C51是一个内含4K字节可编程可擦除的快闪存储器(Flash Memory)和128个字节RAM。低电压，高性能CMOS结构的8位单片机。采用ATN工EL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。由于将多功能8位CPU和快闪存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。(1) AT89C51的主要特性如下:n 与MCS-51兼容n 4K字节可编程
45、快闪存储器n 寿命:1000次写/擦n 数据保留时间:十年n 128*8位内部RAMn 32可编程I/0线n 两个16位定时器/计数器n 五个中断源n 可编程串行通道n 低功耗的闲置和掉电模式n 片内振荡器和时钟电路(2)其管脚的具体说明如下: P0口:P0口为一个8位漏级开路双向I/0口，每个引脚可驱动8个TTL门。当P1口的管脚输入数据时，应先把口置1。作为外部地址/数据总线使用时，用于传送8位数据和低8位地址。在快闪编程时，P0口输入，当快闪进行校验时，P0口输出，此时P0外部必须被拉至高电平。 Pl口:P1口是一个内部提供上拉电阻的8位双向I/0口，P1口缓冲器能驱动4个TTL门。P1口管脚写入1后，被内部上拉为高，可用作输入。 P2口:P2口是一个内部提供上拉电阻的8位双向I/0口，P2口缓冲器可驱动4个TTLi7，当P2口被写1
